SU1003359A1

SU1003359A1 - One-cycle circular counter of unitary code

Info

Publication number: SU1003359A1
Application number: SU813350651A
Authority: SU
Inventors: Виктор Евгеньевич Крехов
Original assignee: Серпуховское Высшее Военное Командное Училище Им.Ленинского Комсомола
Priority date: 1981-11-06
Filing date: 1981-11-06
Publication date: 1983-03-07

Description

Изобретение относитс к автоматике и вычислительной технике и может быть исполь зовано в цифровой технике дл дискретной обработки информации. Известно устройство, содержащее входную шину, счетный тракт, один из информацнонны выходов которого соединен через устройство сброса с входами установки счетного тракта в исходное состо ние. В этом устройстве в качестве счетного тракта может быть примене сдвиговый регистр 1. Недостатком указанного устройства вл етс мала функциональна надежность, св занна с возможностью сбоев счетного тракта. Известен кольцевой регистр сдвига, содержащий входную шину и п разр дов, каждый из которых содержит восемь элементов И-НЕ в каждом разр де выходы первого и второго элементов И-НЕ соединены соответственно с первыми входами третьего и четвертого элементов И-НЕ, выходы которых соединены соответственно с первыми входами п того и шестого элементов И-НЕ,, выходы которых соединены соответственно с вторыми входами шестого и п того элементов И-НЕ, второй вход первого элемента И-НЕ соедннен с вторыми входами третьего и четвертого элементов И-НЕ, второй вход второго элемента И-НЕ соединен с третьим входом третьего элемента И-НЕ и третьим входом четвертого элемента И-НЕ, вторые входы первого и второго элементов И-НЕ соединены соответственно с выходами седьмого и восьмого элементов И-НЕ, первые входы которых соединены с входной шиной, вторые входы седьмого и восьмого элементов И-НЕ каждого разр да, кроме первого, соединены соответственно с выходами п того и шестого элементов И-НЕ предыдущего разр да, вторые входы седьмого и восьмого элементов И-НЕ первого разр да соединены соответственно с шинами потенциалов логических единиц и нул , выход шестого элемента И-НЕ последнего разр да соедннен с третьими входами вторых элементов И-НЕ разр дов. В известном устройстве каждый разр д лредставл ет из себ РЗ -триггер, вьтолненный по схеме М-S с запрещающими св з миThe invention relates to automation and computing and can be used in digital technology for discrete processing of information. A device is known comprising an input bus, a counting path, one of the information outputs of which is connected via a reset device to the inputs of setting the counting path to its initial state. In this device, a shift register 1 can be used as a counting path. A disadvantage of this device is the low functional reliability associated with the possibility of failures of the counting path. Known annular shift register containing the input bus and n bits, each of which contains eight elements AND-NOT in each category of the outputs of the first and second elements AND-NOT are connected respectively with the first inputs of the third and fourth elements AND-NOT, the outputs of which are connected respectively, with the first inputs of the fifth and sixth elements NAND, whose outputs are connected respectively to the second inputs of the sixth and fifth elements NAND, the second input of the first element NI is connected to the second inputs of the third and fourth elements NAND, the second input of the second element AND-NOT is connected to the third input of the third element AND-NOT and the third input of the fourth element AND-NOT, the second inputs of the first and second elements AND-NOT are connected respectively to the outputs of the seventh and eighth elements AND-NOT, the first inputs of which are connected with the input bus, the second inputs of the seventh and eighth elements AND-NOT of each bit, except the first, are connected respectively to the outputs of the fifth and sixth elements AND-NOT of the previous bit, the second inputs of the seventh and eighth elements of the first and IS-NE are connected respectively Twain tires logical units and zero potential, the output of the sixth AND-NO element of the last discharge soednnen with third inputs of second AND-NO elements bits. In the known device, each bit is represented by a RE-trigger, executed according to the M-S scheme with prohibiting links.

Разр ды соединены по схеме регистра сдвига, в котором распростран етс волна единиц. При установке триггера последнего разр да в единичное состо ние происходит сброс всех триггеров, а затем распространение следующей волны единиц 2.The bits are connected according to the scheme of the shift register in which the wave of units propagates. When the trigger of the last bit is set to one, all the triggers are reset, and then the next wave of units 2 is propagated.

Недостатком известного устройства вл етс то, что разр ды подвержены сбо м, что снижает функциональную надежность.A disadvantage of the known device is that the bits are prone to failure, which reduces functional reliability.

Цель изобретени - повышение надежности.The purpose of the invention is to increase reliability.

Дл достижени поставленной цели в однотактном кольцевом счетчике единичного кода, содержащем входную шину и п разр дов, каждый из которых состоит из шести злементов И-НЕ, в каждом разр де выходы первого и второго элементов И-НЕ соединены соответственно с первыми входами второго и первого элементов И-НЕ и соединены соответственно с первыми входами третьего и четвертого здементов И-НЕ, выходы которых соединены 20 toB To achieve this goal, in a single-cycle ring counter of a single code containing an input bus and p-bits, each of which consists of six AND-NOT elements, in each section, the outputs of the first and second elements of AND-NOT are connected respectively to the first inputs of the second and first The elements are NOT-N and are connected respectively with the first inputs of the third and fourth lnd-N items, the outputs of which are connected to 20 toB

соответственно с первыми входами п того и шестого злементов И-НЕ, выходы которых соединены соответственно с вторыми входами шестого и п того злементов И-НЕ, второй вход первого элемента И-НЕ соединен с вторыми входами третьего и четвертого элементов И-НЕ, второй вход второго злемента И-НЕ соединен с третьим входом третьего элемента И-НЕ, в каждом разр де второй вход второго злемента И-НЕ соединен с третьим входом шестого злемента И-НЕ, выход которого со-. единен с третьим входом первого злемента И-НЕ, выход п того элемента И-НЕ каждого разр да, кроме последнего, соединен с вторым входом второго элемента И-НЕ последующего разр да, выход шестого злемента И-НЕ последнего разр да соединен с вторым входом второго элемента И-НЕ первого разр да , входна шина соединена с вторыми входами первых злементов И-НЕ разр дов.respectively, with the first inputs of the fifth and sixth IS-NOT elements, whose outputs are connected respectively to the second inputs of the sixth and fifth IS-NOT elements, the second input of the first AND-NE element is connected to the second inputs of the third and fourth AND-NOT elements, the second input The second element IS-NOT is connected to the third input of the third NAND element, in each section the second input of the second element IS-NOT is connected to the third input of the sixth element NAND, the output of which is co. one with the third input of the first non-IS input, the output of the first AND-NOT element of each bit, except the last one, is connected to the second input of the second AND-NO element of the next bit, the output of the sixth element and the last NE IS is connected to the second input the second element is the NAND of the first bit, the input bus is connected to the second inputs of the first elements of the NAND discharge.

На чертеже приведена схема трехразр дного однотактного кольцевого счетчика единичного кода.The drawing shows a diagram of a three-bit single-ended ring counter of a single code.

Схема содержит элементы И-НЕ 1-1 - 6-1 первого разр да, элементы И-НЕ 1-2 - 6-2 второго разр да, элементы И-НЕ - 6-3 третьего разр да и входную шину 7.The circuit contains the elements AND-NOT 1-1 - 6-1 of the first bit, the elements AND-NOT 1-2 - 6-2 of the second bit, the elements AND-NO - 6-3 of the third bit and the input bus 7.

На чертеже выходы злементов И-НЕ 1-1 - 1-3 соединены соответственно с первыми входами элементов И-НЕ 2-1 - 2-3, выходы которых соединены соответственно с первыми входами элементов И-НЕ 1-1 - 1-3, выходы которых соединены соответственно с первыми входами элементов И-НЕ 3-1 - 3-3, выходы которых соединены соответственно с первыми входами злементов И-НЕ 5-1 - 5-3, выходы которых соединены соответственно с первыми входами злементов И-НЕ 6-1- 6-3, выходы которых соединены соответственно с вторыми входами злементов И-НЕ 5-1 - 5-3 и соединены соответственно с вторыми входами элементов И-НЕ 1-1 - 1-3, третьи входы которых соединены соответственно с вторыми входами злементов И-НЕ 3-1 - 3-3, соединены соответственно с первыми входами злементов И-НЕ 4-Г - 4-3 и соединены с входной щиной 7, выходы злементов И-НЕ 2-1 - 2-3 соединены соответственно с вторыми входами злементов И-НЕ 4-14-ЗУ выходы которых соединены соответствен- ; Но с вторыми входами злементов И-НЕ 6-1 6-3, третьи входы которых соединены соответственно с третьими входами злементовIn the drawing, the outputs of the elements AND-NOT 1-1 - 1-3 are connected respectively to the first inputs of the elements AND-NOT 2-1 - 2-3, the outputs of which are connected respectively to the first inputs of the elements AND-NOT 1-1 - 1-3, the outputs of which are connected respectively with the first inputs of the elements AND-NOT 3-1 - 3-3, the outputs of which are connected respectively with the first inputs of the elements AND-NOT 5-1 - 5-3, the outputs of which are connected respectively with the first inputs of the elements AND-NOT 6 -1- 6-3, the outputs of which are connected respectively with the second inputs of the inputs AND-NOT 5-1 to 5-3 and connected respectively with the second inputs Dami elements AND-NOT 1-1 - 1-3, the third inputs of which are connected respectively to the second inputs of the elements AND-NOT 3-1 - 3-3, connected respectively to the first inputs of the elements AND-NO 4-G - 4-3 and connected to the input thickness 7, the outputs of the elements AND-NOT 2-1 - 2-3 are connected respectively to the second inputs of the elements AND-NOT 4-14-ZU whose outputs are connected respectively; But with the second inputs of the elements AND-NOT 6-1 6-3, the third inputs of which are connected respectively to the third inputs of the elements

И-НЕ 3-1 - 3-3, соединены соответственно . с вторыми входами элементов 2-1 2-3 и соединены соответственно с выходами злементов И-НЕ 6-3, 5-1 и 5-2.AND-NO 3-1 - 3-3, connected respectively. with the second inputs of elements 2-1 2-3 and connected respectively with the outputs of the elements AND-NOT 6-3, 5-1 and 5-2.

В предлагаемом устройстве выходы элеменвыходами разр дов, выходы злементов И-НЕ 6-1 - 6-3 - инверсными выходами разр дов , вторые входы злементов 1 - 1 - 1-3 - входами асинхронной установки в еди2-1 - 2-3 - входами асинхронной установки в нуль разр дов, третьи входы злементов И-НЕ 1 - 1 - 1-3 вл ютс входами синхронной установки в единицу разр дов.In the proposed device, the outputs by the element outputs of the bits, the outputs of the elements AND-NOT 6-1 - 6-3 - the inverse outputs of the bits, the second inputs of the elements 1 - 1 - 1-3 - the inputs of the asynchronous installation in the unit 2-1 - 2-3 - inputs the asynchronous setting to zero bits, the third inputs of the AND-NOT elements 1 - 1 - 1-3 are the inputs of the synchronous setting to the unit of bits.

Устройство работает следующим образом. В исходном состо нии разр ды устройства наход тс в состо нии 000- После поступлени первого положительного тактового импульса по шине 7 первый разр д переходит в единичное состо ние, остальные разр ды не измен ют своего состо ни , поскольку остальные трижды заблокированы по входам асинхронной установки в нуль. После поступлени .второго тактового импульса по шине 7 разр ды перейдут в состо ние 110. После поступлени третьего тактового импульса разр ды перейдут в состо ние 111, а затем в состо ние 000, поскольку состо 1ше 111 вл етс неустойчивым. При поступлении последующих импульсов цикл повтор етс .The device works as follows. In the initial state, the device bits are in the 000 state. After the first positive clock pulse arrives on the bus 7, the first bit goes to the single state, the other bits do not change their state, since the other bits are blocked three times in the asynchronous installation. to zero. After the second clock pulse enters the bus 7, the bits will go to state 110. After the third clock pulse arrives, the bits will go to state 111, and then to state 000, because state 1 above 111 is unstable. When subsequent pulses arrive, the cycle repeats.

Поскольку нулевое состо ние каждого разр да подтверждаетс по входу асинхронной установки в нуль сигналом с пр мого вь1хода предыдущего разр да, наход щегос в нулевом состо нии, а единичное состо ние каждого разр да подтверждаетс по входу асинхронной установки в единицу сигналом с инверсного выхода этого же разр да, то помехоустойчивость , а следовательно, и надежностьSince the zero state of each bit is confirmed by the input of the asynchronous setting to zero by the signal from the direct output of the previous bit, which is in the zero state, and the single state of each bit is confirmed by the input of the asynchronous setting to one by the signal from the inverse output of the same then noise immunity and hence reliability

предлагаемого устройства выше, чем известного .The proposed device is higher than the known.

Claims

It should also be noted that, as a bit, any known AND-NOT 5-1 to 5-3 can be used as a direct 2S bit of discharge, the second inputs of the AND-NOT triggers, for example, RS, D, | K, DVt, etc.) in which the clock pulse is blocked by asynchronous setup signals having an active zero level. In this case, the input bus is connected to the clock inputs of the bits, the inverse output of each bit is connected to the installation input in the unit of the given bit, the direct output of each bit, with the exception of the last; is connected to the input of the installation S zero of the subsequent discharge, the inverse output of the last discharge is connected to the input of the installation at zero of the first discharge. Naturally, the signals at the information inputs of the bits must be given such that the bit switches to a single state. Claims of the invention Single-loop single-code ring counter containing input bus and n bits, each of which consists of six AND-NOT mappings, in each bit the outputs of the first and second elements of AND-NOT are connected to the first inputs of the second and first elements respectively AND-NOT and connected respectively to the first inputs of the third and fourth elements AND-NOT, the outputs of which are connected respectively to the first inputs of the fifth and sixth elements of the AND-NOT, the outputs of which are connected respectively to the second inputs of the sixth and fifth el The second input of the first AND is NOT connected to the second inputs of the third and fourth AND-NOT elements, the second input of the second AND-NOT element is connected to the third input of the third element X-NOT, characterized in that To ensure the reliability of the counter, in each discharge the second input of the second NAND element is connected to the third input of the sixth NAND element, the output of which is connected to the third input of the first NAND element, the output of the fifth NAND element of each bit except the last , is connected to the second input of the second element AND NOT NOT the discharge, the output of the sixth element AND-NOT of the last discharge is connected to the second input of the second element AND-NOT of the first discharge, the input bus is connected to the second inputs of the first elements of the AND – NOT discharge. Sources of information taken into account in the examination 1. M. Leikov. Digital frequency dividers on logic elements. M-, Energie, p. 98, fig. 5-5.

2. USSR author's certificate number 552701, cl. H 03 K 23/00, 1975.