SU364964A1 - ALL-UNION PAT? 111110-1 SHYAP? - Google Patents

ALL-UNION PAT? 111110-1 SHYAP?

Info

Publication number
SU364964A1
SU364964A1 SU1446850A SU1446850A SU364964A1 SU 364964 A1 SU364964 A1 SU 364964A1 SU 1446850 A SU1446850 A SU 1446850A SU 1446850 A SU1446850 A SU 1446850A SU 364964 A1 SU364964 A1 SU 364964A1
Authority
SU
USSR - Soviet Union
Prior art keywords
trigger
switching
input
zero
output
Prior art date
Application number
SU1446850A
Other languages
Russian (ru)
Inventor
И. М. Лазер П. И. Овсищер С. В. Карпович Г. Д. Нестеренко А. И. Кулешов
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to SU1446850A priority Critical patent/SU364964A1/en
Application granted granted Critical
Publication of SU364964A1 publication Critical patent/SU364964A1/en

Links

Description

1one

Изобретение относитс  к области цифровой вычислительной техники и дискретной автоматики .The invention relates to the field of digital computing and discrete automation.

Известен регистр сдвига, выполненный на логических элементах И - НЕ (ИЛИ - НЕ), каждый разр д которого содержит три триггера с раздельным запуском - один пам ти и два коммутационных, причем единичный выход первого коммутационного триггера соединен с единичным входом второго, нулевой - с единичным входом триггера пам ти, нулевой выход второго коммутационного триггера соединен с нулевым входом триггера пам ти и со вторым нулевым входом первого коммутационного триггера, а первые нулевые входы коммутационных триггеров - со входом тактовых импульсов, нулевой выход триггера пам ти соединен с единичным входом коммутационного триггера последующего разр да регистра. Однако эта схема может иметь логические сост зани .Known shift register, performed on logical elements AND - NOT (OR - NOT), each bit of which contains three triggers with separate start - one memory and two switching, and the single output of the first switching trigger is connected to the single input of the second, zero - with a single memory trigger input, the zero output of the second switching trigger is connected to the zero memory trigger input and the second zero input of the first switching trigger, and the first zero inputs of switching triggers are connected to the clock input pulses, the zero output of the memory trigger is connected to the single input of the switching trigger of the subsequent register bit. However, this scheme can have a logical connection.

В предлагаемом изобретепии с целью устранепи  сост заний логических элементов единичный выход триггера пам ти соединен с единичным входом первого коммутационного триггера, второй пулевой вход первого коммутационного триггера - с единичным выходом второго коммутационного триггера предыдущего разр лда; между разр дами включен дополнительный логический элемент, выход которого соединен со вторым нулевым входом второго коммутационного триггера, а вход - единичным выходом второго коммутационного триггера предыдущего разр да. In the proposed invention, in order to eliminate logical elements, a single output of the memory trigger is connected to a single input of the first switching trigger, a second bullet input of the first switching trigger to a single output of the second switching trigger of the previous bit; between the bits an additional logic element is included, the output of which is connected to the second zero input of the second switching trigger, and the input to the single output of the second switching trigger of the previous discharge.

На фиг. 1 приведена схема регистра сдвига; на фиг. 2 - его временные диаграммы.FIG. 1 is a diagram of the shift register; in fig. 2 - its time diagrams.

Разр д регистра сдвига, построепного на логических элементах /п И - НЕ (ИЛИ -The discharge of the shift register, built on the logical elements / p And - NOT (OR -

НЕ), содержит три триггера с раздельным запуском - триггер 2 пам ти и два коммутационных триггера 3, 4. Единичный выход 5 триггера 2 пам ти соединен с единичным выходом 6 первого коммутационного триггера 3,NOT), contains three triggers with separate start - trigger 2 of memory and two switching triggers 3, 4. Single output 5 of trigger 2 of memory is connected to single output 6 of the first switching trigger 3,

единичный выход 7 которого соединен с единичным входом 8 другого коммутационного триггера 4, а нулевой выход 9 - с единичным входом 10 триггера 2 пам ти. Два нулевых входа 11, 12 первого коммутационного триггера 3 соединены попарно с шипой 13 тактовых импульсов и единичным выходом 14 второго коммутационного триггера 4 предыдущего разр да.A single output 7 of which is connected to a single input 8 of another switching trigger 4, and a zero output 9 is connected to a single input 10 of a trigger 2 of memory. Two zero inputs 11, 12 of the first switching trigger 3 are connected in pairs with a spike of 13 clocks and a single output 14 of the second switching trigger 4 of the previous bit.

Нулевой выход 15 второго коммутационпогоZero output 15 second commutation

триггера 4 соединен с нулевым входом 16 триггера 2 пам ти, а два пулевых входа 17, 18 второго коммутационного триггера 4 соединены попарпо с шиной 13 тактовых импульсов и с выходом 19 дополнительного логического элемента 20, вход 21 которого соединенtrigger 4 is connected to zero input 16 of memory trigger 2, and two bullet inputs 17, 18 of the second switching trigger 4 are connected to the bus 13 of clock pulses and to output 19 of an additional logic element 20 whose input 21 is connected

с единичным выходом 14 второго коммутационного триггера 4 нредыдущего разр да.with a single output 14 of the second switching trigger 4 of the previous bit.

Дл  устранени  сост заний логических схем основу разр да регистра составл ет триггер, тина Т, в котором отсутствует блокирующа  св зь со второго коммутационного триггера на первый, причем управление направлением переключени  последующего разр да производитс  сигналами с логического элемента /i2 и дополнительного логического элемента 20.In order to eliminate logic logic, the basis of the register bit is a trigger, T, in which there is no blocking connection from the second switching trigger to the first, and the direction of switching the next bit is controlled by signals from the / i2 logic element and the additional logic element 20.

Как видно из временных диаграмм (фиг. 2) переключение этих сигналов происходит в моменты пауз между тактовыми импульсами, т. е. когда никакой разр д переключатьс  не может.As can be seen from the timing diagrams (Fig. 2), the switching of these signals occurs at the moments of pauses between clock pulses, i.e. when no discharge can switch.

Предмет изобретени Subject invention

Регистр сдвига выполненный на логических элементах И - НЕ (ИЛИ - НЕ), каждый разр д которого содержит три триггера с раздельным запуском - один пам ти и два коммутационных , причем единичный выход первого коммутационного триггера соединен с единичным входом второго, нулевой - с единичным входом триггера пам ти, нулевой выход второго коммутационного триггера соединен с нулевым входом триггера пам ти, а первые нулевые входы коммутационных триггеров - со входом тактовых импульсов, отличающийс  тем, что, с целью устранени  сост зани  логических элементов, еДиМичный выход триггера пам ти соединен с единичным входом первого коммутационного триггера, второй нулевой вход первого коммутационного триггера - с единичным выходом второго коммутационного триггера нредыдущего разр да , между разр дами включен дополнительный логический элемент, выход которого соединен со вторым нулевым входом второгоThe shift register is made on the logical elements AND - NOT (OR - NOT), each bit of which contains three triggers with separate start - one memory and two switching, and the single output of the first switching trigger is connected to the single input of the second, zero - to a single input the memory trigger, the zero output of the second switching trigger is connected to the zero input of the memory trigger, and the first zero inputs of the switching triggers are connected to the input of clock pulses, characterized in that, in order to eliminate the Sgiach elements eDiMichny output flip-flop memory coupled to the single input of the first switching trigger, the second input of the first switching zero trigger - with a single output of the second trigger switching nredyduschego discharge between bits of the enabled additional logic element whose output is connected to a second input of the second zero

коммутационного триггера, а вход - с единичным выходом второго коммутационного триггера предыдущего разр да.a switching trigger, and an input with a single output of the second switching trigger of the previous bit.

jmjg MmiWUin13jmjg mmiwuin13

SU1446850A 1970-06-04 1970-06-04 ALL-UNION PAT? 111110-1 SHYAP? SU364964A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1446850A SU364964A1 (en) 1970-06-04 1970-06-04 ALL-UNION PAT? 111110-1 SHYAP?

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1446850A SU364964A1 (en) 1970-06-04 1970-06-04 ALL-UNION PAT? 111110-1 SHYAP?

Publications (1)

Publication Number Publication Date
SU364964A1 true SU364964A1 (en) 1972-12-28

Family

ID=20453816

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1446850A SU364964A1 (en) 1970-06-04 1970-06-04 ALL-UNION PAT? 111110-1 SHYAP?

Country Status (1)

Country Link
SU (1) SU364964A1 (en)

Similar Documents

Publication Publication Date Title
GB1380570A (en) Logical circuit arrangements
SU364964A1 (en) ALL-UNION PAT? 111110-1 SHYAP?
SU444330A1 (en) High-speed counter
SU482899A1 (en) Divider by 5
SU576662A1 (en) Divider by 7
SU387524A1 (en) PULSE DISTRIBUTOR
SU450368A1 (en) - trigger
SU488344A1 (en) Reversible distributor
SU671034A1 (en) Pulse frequency divider by seven
SU437061A1 (en) Markov Chain Generator
SU495785A1 (en) Ring distributor
SU459857A1 (en) Trigger = type
SU1190520A1 (en) Synchronous counter
SU364109A1 (en) PULSE DISTRIBUTOR ON POTENTIAL ELEPTABLES
SU437128A1 (en) Shift register
SU652618A1 (en) Memory cell for shift register
SU558405A1 (en) Divider by 5
SU373885A1 (en) COUNTER OF PULSES ON POTENTIAL ELEMENTS
SU424133A1 (en) RECOGNITIONAL SCHEME
SU614444A1 (en) Digital integrator storage
SU410555A1 (en)
SU1431070A2 (en) Divider of pulse repetition rate
SU617846A1 (en) Divider of frequency by six
SU1003359A1 (en) One-cycle circular counter of unitary code
SU491131A1 (en) Trigger register using mismatch signals