SU456269A1

SU456269A1 - Tact Sensor

Info

Publication number: SU456269A1
Application number: SU1874692A
Authority: SU
Inventors: Владимир Алексеевич Грехнев; Николай Павлович Павлюченков
Original assignee: Войсковая Часть 44388-Р/11
Priority date: 1973-01-11
Filing date: 1973-01-11
Publication date: 1975-01-05

Description

1one

Изобретение относитс к области вычислительной техники и предназначено дл распределени управл ющих сигналов последовательно по т выходным шинам.The invention relates to the field of computer technology and is intended to distribute control signals in series over output buses.

Известен датчик тактов, содержащий .V-разр дпый регистр, каждый разр д которого состоит ИЗ двух триггеров. Единичные входы первых триггеров каждого разр да соединены с пулевыми выходами вторых триггеров того же разр да, а единичные выходы - с входом тактовой частоты устройства.A clock sensor is known, which contains a .V-bit register, each bit of which consists of two triggers. The single inputs of the first triggers of each bit are connected to the bullet outputs of the second triggers of the same bit, and the single outputs to the input of the device clock frequency.

Известпые устройства обладают недостаточно широкими возможност ми, что затрудн ет формирование управл юш,их сигналов.Known devices have insufficient capabilities, which makes it difficult to form a control, their signals.

Целью изобретени вл етс расширение класса решаемых задач, т. е. увеличение числа разновидностей выходных сигналов.The aim of the invention is to expand the class of tasks, i.e., increase the number of types of output signals.

С этой целью в .каждый разр д регистра введена схема «И-НЕ, первый вход которой соединен с нулевым входом первого триггера данного разр да и единичным входом первого триггера соседнего младшего разр да, а второй вход подключен к единичному выходу первого триггера данного разр да. Выход этой схемы соедипен с нулевым .входом второго триггера соседнего старшего разр да.For this purpose, the “IS-NOT” scheme is entered into each register bit, the first input of which is connected to the zero input of the first trigger of the given bit and the single input of the first trigger of the neighboring low-order bit, and the second input is connected to the single output of the first trigger of the given bit . The output of this circuit is combined with zero input of the second trigger of the neighboring most significant bit.

На чертеже нредставлсна схема датчика тактов дл числа разр дов .In the drawing, a schematic of a clock sensor for the number of bits is shown.

Устройство содержит регистр, каждый разр д которого включает два триггера.The device contains a register, each bit of which includes two triggers.

Нервые триггеры всех разр дов состо в пз схем «НЕ 1-8, а вторые триггеры - из схем чИ-НЕ 9-16.For the first time, the triggers of all the bits in the PZ circuits “NOT 1-8, and the second triggers are from CHI circuits 9-16.

Нулевые выходы первых триггеров (выходы схем 2-8) соединены с единичным входами вторых триггеров (входами схем 9-15), с пулевыми входами соседних младших вторых триггеров (входами схем 10-16) и с дополнительными схемами «И-НЕ 17-20, другойThe zero outputs of the first triggers (outputs of circuits 2-8) are connected to the single inputs of the second triggers (inputs of circuits 9-15), with the bullet inputs of neighboring lower second triggers (inputs of circuits 10-16) and with additional circuits "AND NOT 17-20 the other

вход которых подключен к единичным выходам первых триггеров (выходам схем 9-15). Выходы схем 17-20 соединены с нулевыми входами второго триггера соседнего старшего разр да (входами схем 1-7). Единичные входы первых триггеров (входы схем 2-8) соединены со входом 21 тактовой частоты.the input of which is connected to the single outputs of the first triggers (outputs of circuits 9-15). The outputs of circuits 17-20 are connected to the zero inputs of the second trigger of the neighboring most significant bit (inputs of circuits 1-7). The unit inputs of the first triggers (inputs of circuits 2-8) are connected to the input of 21 clock frequencies.

С.хемы «И-НЕ 22-25 служат дл инверсии выходных сигналов. Устройство работает следуюш,им образом.C circuits “AND-NOT 22-25 serve to invert the output signals. The device works in the following way.

В начальный момент времени второй триггер одного из разр дов устанавливаетс в положение «единица (например, крайний справа- младший). Осальные триггеры наход тс в состо нии «нуль. В этом случае на выходе схем «И-НЕ 9, 12, 14 -и 16 - логическа единица, на выходе схем «И-НЕ 10, И, 13, 15 - логический нуль.At the initial moment of time, the second trigger of one of the bits is set to the “one” position (for example, the last-right one). The axial triggers are in the "zero" state. In this case, the output of the circuits "AND-NOT 9, 12, 14-i 16 is a logical unit, and the output of the circuits" AND-NOT 10, AND, 13, 15 is a logical zero.

Пусть в начальный момент времени входной сигнал тактовой частоты отсутствует, т. е. равен логическому нулю, тогда на выходе схемSuppose that at the initial moment of time the input signal of the clock frequency is absent, that is, it is equal to logical zero, then the output of the circuits

2, 4, 6, 8 - логическа единица. Следовательно , на выходах схем 17, 7, 5, 23 и I - нуль, а на выходах схем 20, 19, 18, 25, 24, 3 и 22- единица. С приходом входного сигнала на выходе схемы 4 но вл етс сигнал, соответствуюнщй нулю, который устанавливает второй триггер следующего слева, старшего, разр да в состо ние «единица, а второй триггер крайнего снрава - в состо ние «нуль. Поскольку выход схемы 4 подключен на схемы 18 и 3, то на выходах этих схем нуль не но вл етс , хот триггеры изменили свое состо ние. Таким образом, на выходе схемы 4 возникает сигнал, длительность которого равна длительности входного сигнала, а на нулевом выходе триггера второго слева разр да но вл етс сигнал, длительность которого равна периоду следовани входных имнульсов. По окончании действи входного сигнала на выходе схемы 4 устанавливаетс единица, на выходе схемы 8 «И-ПЕ по вл етс сигнал, соответствуюНЦ1ИЙ нулю, длительность которого равна длительности входного сигнала, а на выходе схемы 24 но вл етс сигнал, длительность которого равна периоду следовани входных сигналов . С приходом следующего входного сигнала на выходе схемы 6 но вл етс нуль, который устанавливает второй триггер очередного разр да в положение «единица, а предыдущий триггер - в 5оложение «нуль. Налич-ие св зей с выхода схемы 6 на входы схе.м 19 и 5 преп тствует но влению на выходах этих схем нул . По остальным пшнам выходные сигналы распределены аналогично.2, 4, 6, 8 - logical unit. Consequently, the outputs of circuits 17, 7, 5, 23, and I are zero, and the outputs of circuits 20, 19, 18, 25, 24, 3, and 22 are one. With the arrival of the input signal at the output of circuit 4, a signal corresponding to zero is set, which sets the second trigger of the next left, the highest one, to the “one” state, and the second trigger of the last one — to the “zero” state. Since the output of circuit 4 is connected to circuits 18 and 3, at the outputs of these circuits, zero is not, but the triggers have changed their state. Thus, a signal appears at the output of circuit 4, the duration of which is equal to the duration of the input signal, and at the zero output of the second left trigger, the discharge but is a signal whose duration is equal to the follow-up period of the input pulses. At the end of the input signal, a unit is set at the output of circuit 4, the output of circuit 8 "I-PE is a signal corresponding to an NCC1 zero, the duration of which is equal to the duration of the input signal, and the output of circuit 24 is a signal whose duration is equal to the following period input signals. With the arrival of the next input signal at the output of circuit 6, but there is a zero, which sets the second trigger of the next bit to the position “one, and the previous trigger to position 5“ zero. The presence of connections from the output of circuit 6 to the inputs of schemes 19 and 5 prevents the appearance at the outputs of these circuits zero. The rest of the output signals are distributed in the same way.

Предмет изобретени Subject invention

Датчик тактов, содержащий Л-разр дный регистр, каждый разр д которого состоит из двух триггеров, причем единичные входы первых триггеров каждого разр да соединены с нулевымй выходами вторых триггеров того же разр да, а единичные выходы - с входом тактовой частоты устройства, отличающийс тем, что, с целью расширени класса решаемых задач, в каждый разр д регистра введена схема «И-ПЕ, первый вход которой соединен с нулевым входом первого триггера данного разр да и единичным входом первого триггера соседнего младшего разр да, второй вход - с едииичным выходом первого триггера данного разр да, а выход - с нулевым входом второго триггера соседнего старшего разр да .A clock sensor containing an L-bit register, each bit of which consists of two triggers, the single inputs of the first triggers of each bit are connected to the zero outputs of the second triggers of the same bit, and the single outputs to the device clock input, differing in that, in order to expand the class of problems to be solved, the "I-PE" scheme is introduced in each register bit, the first input of which is connected to the zero input of the first trigger of the given bit and the single input of the first trigger of the neighboring low order, the second input - ediiichnym with the output of the first flip-flop of the discharge, and output - with a zero input of the second flip-flop adjacent significant bit.

L,L,