SU1003150A1 - Устройство дл контрол оперативной пам ти - Google Patents

Description

. (St) УСТРОЙСТВО дл  КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ

1

Изобретение относитс  к запоми .нающим устройствам, в частности к устройствам дл  контрол  оперативных запоминающих устройств (ОЗУ) с произвольной выборкой.

Известно устройство дл  контрол  оперативного накопител  информации, содержащее схему пуска, выход которой подключен к регистру числа, счетчику адресов и счетчику циклов схему сравнени , выход которой соединен с блоком регистрации, подключенного к схеме останова, элемент И, коммутатор разр дов, вход которого подключен к входной шине устройства, а выход - к одному входу элемента И, дешифратор цикла, вход которого подключен к первому выходу счетчика циклов , а выход - к другому входу элемента И, дополнительные счетчики, входы которых подключены к второму выходу счетчика циклов и выходу элемента И соответственно, а выходы к входам схемы сравнени  l .

Недостатком этого устройства  вл ютс  большие аппаратурные затраты.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  контрол  пам ти, содержащее блок пам ти, блок управлени , блок сравнени , формирователь кодов, причем вход блока управлени  соединен с выходом блока сравнени , одна

10 группа входов которого соединена с выходными шинами блока пам ти, а вто ра  группа - с выходами формировател  кодов, входы которого соединены с адресными шинами блока пам ти,

5 счетчик числа обращений, счетчик математических ожиданий, генератор случайных чисел и сумматор, причем вход счетчика числа обращений соединен с выходом блока управлени , а выход - с

Claims (2)

1. 20 входом счетчика математических ожиданий , выходы которого и выходы генераторов случайных чисел подключены к соответствующим входам сумматора, 3 виходы сумматорсЧ соединены с адресными шинами Плока пам ти 23. ИедостотK(jH этого устройства  вл етс  го, что контролируетс  или только одно последовательное направ ление обхода адресов, или последова тельность адресов, полученна  случа ным образом, а также то, что производитс  сравнение или только статического распределени  считанной информации или сравнение динамического распределени  информации сложением по модулю два. Это снижает надежность устройства. Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  те что в устройство дл  контрол  операти ной пам ти, содержащее блок управле ни , первый выход которого соединен входом первого счетчика адреса, второй выход - с первым входом регистра числа, второй вход и первый выход ко торого подключены соответственно к . выходу и первому входу формировател  информационных сигналов, второй вход которого соединен с первым выходом первого счетчика адреса, выход - с первым входом первой схемы сравнени  второй вход которой соединен с треть им выходом блока управлени , а третий вход - с вторым выходом регистра числа, введены второй счетчик адреса вход которого соединен с вторым выходом первого счетчика адреса, формирователь адресных сигналов, первый вход которого соединен с четвертым выходом блока управлени , второй вход подключен к третьему выходу пер вого сметчика адреса, третий вход к выходу второго счетчика адреса, а выход  вл етс  одним из выходов устройства , втора  схема сравнени , первый вход которой соединен с третьим выходом блока управлени , а вто рой вход - с вторым выходом регистра числа, и элемент ИЛИ, входы которого подключены к выходам схем сравМ1:ни , а выход соединен с входом бло ка управлени . Формирователь адресных сигналов содержит элемент НЕ и элементы 2 И-ИЛИ-НЕ, первые входы которых подключены к выходу элемента НЕ, вторые входы объединены с входом элемента НЕ и  вл ютс  первым входом формировател , третьи и четвертые входы  вл ютс  соответственно вторым и третьим входами форми504 ровател , выходом которого  вл ютс  выходы элементов 2И-ИЛИ-НЕ. На чертеже изображена структурна  схема предлагаемого устройства. Устройство дл  контрол  оперативной пам ти содержит блок 1 управлени , формирователь 2 информационных сигналов, регистр 3 мисла, первую и вторую 5 схемы сравнени , элемент ИЛИ 6, первый 7 и второй 8 счетчики адреса и формирователь 9 адресных сигналов. Блок 1 управлени  содержит генератор 10 импульсов, элемент И 11, элемент 12 задержки, первый триггер 13) первый 1 и второй 15 переключатели , второй 16 и третий 17 триггеры. Формирователь 9 адресных сигналов содержит элемент НЕ 18 и элементы 2И-ИЛИ-НЕ 19. Устройство дл  контрол  оперативных запоминающих устройств .работает следующим образом. Работа устройства начинаетс  с начальных установок. S блоке 1 с помощью переключател  15 и триггера 17 устанавливаетс  начальный режим проверки ОЗУ (запись или считывание) а с помощью переключател  И и триггера 16 устанавливаетс  режим переадресации последовательный пр мо1 или реверсивнь1Й галоп, обращение к одной или произвольной паре  чеен. На счетчике адреса 7 формиируетс  начальный адрес провер емой  чейки пам ти, который поступает на вход формировател  9. 8 формирователе 2 формируетс  код числа дл  записи в ОЗУ. В этот начальный момент работы устройства сигналы с генератора 10 импульсов не проход т через элемент И 11 на элемент 12 задержки, так как триггер 13 находитс  в нулевом состо нии. После начальных установок триггер 13 переводитс  в единичное состо ние-. На вход элемента И 11 с триггера 13 подаетс  разрешающий потенциал и сигналы с генератора 10 импульсов через элемент И 11 поступают на элемент 12 задержки. Здесь они- формируютс , задерживаютс  на необходимое врем  и поступают на формирователь 9, разреша  выдачу адреса в ОЗУ, на схемы и S сравнени  подготавлива  одну из них к сравнению считанного из ОЗУ и записанного в ОЗУ чисел, регистр 3 мисла, записыва  на него сформулированный на формирователе 2 код fe режиме За5 . 10 пись и выдава  его в ОЗУ, или принима  считанное из ОЗУ число (в режиме Считывание), первый счетчик 7 адреса, устанавлива  новый адрес ОЗУ. В режиме Считывание при статическом распределении .информации считанное из ОЗУ слово поразр дно сравг ниваетс  на схеме t сравнени  с кодом числа, сформулированным на формирователе 2. При динамическом распределении информации считанное из ОЗУ слово контролируетс  на схеме 5 сравнени  методом двухкратного поразр дного сравнени . Результат несравнени  через элемент ИЛИ 6 подаетс  со схем и 5 сравнени  в блок 1 на триггер 13, который перебрасываетс  в нулевое состо ние, происходит останов ра боты устройства. Дл  приближени  условий проверки к реальным услови м работы ОЗУ применен режим переадреса ции Галоп. В этом режиме переадресации производитс  занесение начального адреса провер мого массива на счетчик 7 адреса. Счетчик 8 адреса в этом режиме работает как старшие разр ды первого счетчика 7 адреса. В дача адреса в провер емое ОЗУ производитс  поочередно, то с первого 7, то со второго 8 счетчиков адреса. Уп равл ет выдачей адресов триггер 1б блока 1. Управл ющий потенциал с Триггера 16 поступает непосредственно или через элемент НЕ 18 на элемен ты 2И-ИЛИ-НЕ 19 формировател  9 и pa решает выдачу адреса со счетчиков 7 и 8 адреса соответственно поочередно . В режиме переадресации Галоп происходит перебор всевозможных комбинаций адресов. Дл  организации мно гократной выборки последовательно пр извольной пары  чеек ОЗУ адрес первой произвольной  чейки ОЗУ заноситс  на счетчик 7 адреса. Адрес второй произвольной  чейки - на счетчик 8 адреса. Производитс  выборка адресоп попеременно, то с первого 7, то со второго 8 счетчиков, также как в режиме переадресации Галоп только бе наращивани  адреса. . Технико-экономическое преимуществ предлагаемого устройства перед прото типом заключаетс  в том, что в нем реализован (кроме пр мой и реверсивн переадресации) режим переадресации Галоп, позвол ющий производить nep адресацию во всех возможных сочетани х  чеек пам ти, применена схема сравнени , позвол юща  находить нес506 равнение как статического, так и динамического распределени  считанной и записанной информации, организована многократна  выборка произвольной пары  чеек пам ти. Формула изобретени  1. Устройство дл  контрол  оперативной пам ти, содержащее блок управлени , первый выход которого соединен с входом первого счетчика адреса , второй выход - с первым входом регистра числа, второй вход и первый выход которого подключены соответственно к выходу и первому входу формировател  информационных сигналов , второй вход которого соединен с первым выходом первого счетчика адреса, выход - с первым входом пер; вой схемы сравнени , второй вход которой соединен с третьим выходом блока управлени , а третий вход с вторым выходом регистра числа, отличающеес  тем, что, с целью повышени  надежности устройства , в него введены второй счетчик адреса, вход которого соединен с вторым выходом первого счетчика адреса , Фоомирователь адресных сигналов , первыйвход которого соединен с четвертым выходом блока управлени , второй вход подключен к третьему выходу первого счетчика адреса, третий вход - к выходу второго счетчика адреса, а выход  вл етс  одним из выходов устройства, втора  схема сравнени , первый вход которой соединен с третьим выходом блока управлени , а второй вход - с вторым выходом регистра числа, и элемент ИЛ, входы которого подключены к выходам схем сравнени , а выход соединен с входом блока управлени . 2. Устройство по п.1, о т л и чающеес  тем, что Форми эователь адресных сигналов содержит элемент НЕ и элементы 2И-ИЛИ-НЕ, пер вые входы которых подключены к выходу элемента НЕ, вторые входы объединены с Входом элемента НЕ и  вл ютс  первым входом Формировател , третьи и четвертые входы  вл ютс  соответственно вторь1м и третьим входами формировател , выходом которого  вл ютс  выходы элементов 2К-ИЛН-НЕ. Источники информации прин тые во внимание при экспертизе 1.Авторское свидетельство СССР N kk3, кл. П 11 С 29/00, 1972.
2. 2. Авторское свидетельство СССР № 526962,кл.С 1 1 С 29/00,197 (прототип).

   - /7

   /

   i i

   i

   A2

   fff

   y N N i lY

   19

   ///

   /fff

   SffJ

   ff «гг/еУЗ ff

   ffJff

   N