SU1003078A1 - Устройство дл вычислени квадратного корн - Google Patents

Description

Изобретение относитс  к области вычислительной техйики и может быть использовано дл  аппаратной реализа ции операции вычислени  квгшратного корн  в универсальных и специализированных вычислител х. Известно устройство дл  извлечени  квадратного корн , содержащее генератор импульсов, схему совпадени , счетчик, группы вентилей и сумматор накапливающего типа. Извле чение квадратного корн  в нем осуществл етс  путем подсчета суммы членов р да нечетных чисел l Недостатком этого устройства  вл етс  его низкое быстродействие, определ емое числом циклов вычислени , завис щим от диапазона чисел. Известно устройство дл  извлечени  квадратного корн , содержащее приемный регистр, сумматор, регистр результата, группы элементов И пр мого и инверсного кодов 2J . Недостатком этого устройства  вл етс  его низкое быстродействие, вызванное тем, что при получении од ной цифры результата производитс  сложение и сдвиг в сумматоре. Известно также устройство дл  вычислени  квадратного корн , содер жащее входной и выходной регистры, . блок управлени  t3J. Недостатком известного устройства  вл етс  его низкое быстродействие, обусловленное, во-первых, формированием в каждом такте только одной цифры результата, во-вторых, необходимостью в каждом такте возводить в квадрат числа-, разр дность которых равна разр дности подкоренного выражени . Врем  вычислени  квадратного корн  в известном устройстве примерно равно,:-Т .п .С умн. , где п - разр дность подкоренного выражени , f - врем  возведени  в квадрат п-разр дных чисел, пример- : но равное времени умножени . Целью изобретени   вл етс  увеличение быстродействи - устройства дл  вычислени  квадратного корн . Поставленна  цель достигаетс  тем, что ь устройство, содержащее входной и выходной регистры, блок управлени , дополнительно введены шифратор, счетчик , формирователь поразр дной суммы , узел умножени  и вычит тель, причем первый и второй входышифратора соединены с выходами старших разр дов соответственно входного и выходного регистров, выход шифратора соединен со входом счетчика, выход ко торого соединен со входом выходного регистра, а также с первыми информационными входами формировател  пораз р дной суммы и узла умножени , выходы разр дов выходного регистра соединены со вторым информационным входом формировател  поразр дной суммы, выход которого соединен со вторым информационным входом узла умножени , выход, последнего соединен с первым информационным входом вычитател , второй информационный вход которого соединен с разр дным выходом входного регистра, а информационный выход вычитател  соединен со входом блока управлени  и с информационным входом входного регистра , первый, второй, третий и чвтвертый выходы блока управлени  соединены соответственно с управл ющим входом счетчика, управл ющими входами входного и выходного регистров и управл ющим входом формировател  пор азр дной суммы, причем блок управлени  содержит первый и второй блоки пам ти, элемейт задержки, регистр, дешифратор адреса микрокоманд, генератор тактовых сигналов, дешифратор условий, злемент ИЛИ-НЕ и сдвигающий регистр, причем вход элемента.задерж ки соединен с выходом второго блока гзам. ти, выход элемента задержки соединен со входом регистра, выход которого соединен с информационным входом дешифратора адреса микрокоманд , управл ющий вХод которого соединен с выходом генератора тактовых сигналов, выход дешифратора адреса микрокоманд соединен с управл ющим входом первой матрицы, первым управл ющим входом второй матрицы и первым управл ющим входом дешиф- ратора условий, второйуправл ющий вход которого соединен с выходом элемента ИЛИ-НЕ, информационный вход которого соединен со входом блока управлени , третий управл ющий вход дешифратора условий соединен с инфор мационным входом элемента ИЛИ-НЕ, четвертый управл ющий вход дешифратора условий соединен с выходом млад шего разр да сдвигающего регистра, выход дешифратора условий соединен со вторым управл ющим входом второго блока пам ти, первый, второй и тре- тий выходы первого блока пам ти соединены соответственно с первым, вто рым и третьим выходами блока управлени  , четвертый выход первого блока пам ти соединен со входом сдвигающего регистра, выход которого соединен с третьим и четвертым выходами блока управлени . На фиг. 1 приведена структурна  схема устройства дл  вычислени  квадратного корн ; на фиг. 2 - функциональна  схема шифратора} на фиг. 3 функциональна  схема формировател  поразр дной суммы, на фиг. 4 - функциональна  схема узла умножени ; на фиг. 5 - структурна  схема блока управлени ; на фиг. б - алгоритм работы блока управлени ; на фиг.7 дешифратор условий. Устройство дл  вычислени  квадратного корн  (фиг. 1) содержит входной 1 и вьзходной 2 регистры, блок 3 уп)авлени , шифратор 4, счетчик 5, формирователь 6 поразр дной суммы, узел 7 умножени  и вычитатель 8, выходы старших разр дов 9 (входит регистр 1), выходы старших разр дов 10 (входит регистр 2), разр дные выходы 11 (регистра 2), информационный вход 12 (регистра 1) . Шифратор (фиг. 2) содержит дешифратор 13 адреса и матрицу 14 запоминающих элементов. Формирователь поразр дной суммы ( фиг. 3) содержит К-разр дных групп элементов И 15, группу элементов ИЛИ 16. Узел умножени  (фиг. 4) содержит К(п+1)-разр дных комбинационных сумматоров 17, информационные входы сумматоров 18 и 19, управл к щие входы сумматоров 20 и выходы 21. Блок управлени  (фиг. 5) содержит первый и второй блоки 22 и 23 пам ти, элемент 24 задержки, регистр 25, дешифратор 26 адреса микрокоманд, генератор 27 тактовых сигналов, дешифратор 28 условий, элемент ИЛИгНЕ 29, сдвигающий регистр 30, информационный вход блока 31 управлени , первый., второй, третий и четвертый выходы .блока 32-35 управлени . В устройствах дл  вычислени  квадратного корн  входной 1 и выходной 2 регистры реализованы ha 0-триггерах , формирователь 6 поразр дной суммы , узел 7 умножени  и вычитатель 8 реализованы в виде комбинационных схем. Синтез шифратора 4 воспроизведен по табл. 1 истинности. Шифратор 4 реализоаан на элементе пам ти, имеющем дешифратор адреса. При этом сокращаетс  количествооборудовани  и: обеспечиваетс  регул рность его струк туры. С помощью шифратора 4 формируетс  максимально возможное значение очередных К цифр результата на основании содержимого отар1пих разр дов входного регистра 1(d) и выходного регистра 2(х), которое впоследствии ,.в случае несовпадени  с его точным значением, уточн етс  в устг ойстве. Дл  этого строитс  таблица максимальных значений К цифр результата всех возможных комбинаци х значений d и х. Величина х определ етс  исход  из представлени  подкоренного выражени  D в виде 0( I х.)%ли D (2 Т х.+х.).х . -. 1 л. А 1 11-1 121 :-: где X.- величина К цифр результата, определенных в i-ом такте с учетом их весовой позиции М « - количество тактов, необходимых дл  определени  цифр результата . Дл  определенности принимаем,что величина подкоренного выражени  D  вл етс  нормализованным числом, т.е. 1/2 «О 1. После окончани  i-ro такта формируетс  остаток d- D - { j; )} , который в свою очел-л редь больше или равен величине j(.j( . Г - + -л «..« - Е N+ - Предположим, что первый вход шифратора 4 соединен с (K+l) старшими разр дами входного регистра 1, а второй вход шифратора 4 соединен с К старшими разр дами выходного регистра 2. С учетом этого неравенство (1) можно преобразовать в следующее эквивалентное неравенство ТТ1Г ( Из неравенства (2) следует, что максимально возможное значение очередных К цифр результата при I 1 могно определить из выражени  d + ) X , вычисл   знаwoy; 2 X,, чение только его .К старших разр дов. При 1 1 , Vd-f2- . С учето весовых позиций величин х,--и d в пред лагаемом устройстве и с целью, обеспе чени  значени  величины х., в пределах Обх,, формулы дл  определени  максимально возможного значени  очередных К цифр результата примут вид 1 , 2Vd + 2- , при I .d + 2- : X . 2 при 4

Табл. 1  вл етс  таблицей истинности шифратора 4, причем дл  определенности прин то, что К г 4, Значение старших разр дов, поступающих на первый вход шифратора 4 с выхода 9 входного регистра 1, обозначены через d, а на второй вход шифратора 4 с выхода 10 выходного регистра 2 через х , Вес старшего разр да личины d равен 2 1. Так как в каждом такте определени  очередных К цифр результата производитс  сдвиг получившегос  остатка по цепг: 12 на К разр дов в сторону старших разрА дов , то целесообразно показать, что содержимое входного регистра 1 в каждом Такте не будет превышать величины, Равной двум. Действительно , если доказать, что выполн етс  .4. -К условие - ( 2: X О « 2 2 , то подтверждаетс  вышесказанное, т.е., что содержимое входного регистра 1 в каждом такте не превышает величины , равной двум. Так как D .1 , то ьохГ (i/i.+ ) , тогла (51 х. + + 2:)-- (зх.) или 2- 2 I 1 -. 1 .г5 ( 21х. + ) 22- 5:х. + . Ьч - Полученное неравенство выполн етс  при всех вход щих в него значени х х,-. Значени  величин в табл. 1 приведены в дес тичной системе счислени . При построении табл. 1 учтено, 1 W is О 1, то X 0,1011. что если Таблица

Продолжение табл.

При расширений разр дности значе ,НИИ d и х точность предсказываемых шифратором 4значений возрастает. , Формирователь поразр дной суммы б

(фиг. 3) содержи 2.к.раэр дных групп

элементов И 15, группу элементов ИЛИ 16, причем первый вход каждой группы элементов И 15 соединен с выходом счетчика 5, а второй вход группы элементов И 15 соединен с выходом блока 3 управлени  и  вл етс  управл ницим входом формировател  6 поразр дной сумкщ, выход каждой группы элементов и 15 соединен с первым входом группы элементов ИЛИ 16 с учетом их .весомой позиций, второй вход группы элементовИЛИ 16 цепью сдвига 11 соединен с выходом выходного регистра 2, а выходы группы элемен сов ИЛИ 16  вл ютс  выходами формировател  6. С помошью формировател  6 в i-ом такте формируетс  значение (. + х/), равное 13-.I ч

удвоенному содержимЬ иу регистра 2

(2;S:i xj.) , поступающему на второй вход

ч -1

группы элементов ИЛИ 16, увеличенное на величину (с;), поступающую с выхода счетчика 5 с учетом весовой йозиции группы из К цифр результата, которые определ ютс  -в данном такте, путем выдачи блоком 3 соответствующего управл ющего сигнала на второй вход нужной группы элементов И 15.

Узел 7 умножени  реализован, например , по матричному принципу (фиг. 4). Он содержит К (п + 1)-разр дных комбинационных сумматоров 17, сдвинутых друг относительно друга на один разр д, первый вход 18 каждого из которых соединен с информационным выходом формировател  6, а второй выход 19 каждого сумматора, кроме первого, соединен с выходом эна- чений п старших разр дов предыдущего сумматора 17 (дл  первого сумматора 17 на его вход 19 подаетс  нуль), управл ющий вход 20 каждого сумматора 17 соединен с соответствукадим разр дом выхода Счетчика 5, выход последнего сумматора 17, а также выходы 21 младшего разр да всех остальных сумматоров 17  вл ютс  информационным выходом узла 7 умножени . В узле 7 умножени  реализован способ умножени  с младших разр дов. Если значение на управл кмцем входе 20 сумматора 17 единица, то на первый вход сумматора 17 передаетс  число, поступающее на его вход 18, если нуль, то передаютс  нули. С помощью

узла 7 умножени  формируетс  произ1-1 ведение (2Z х.+ х.)х.

-« Что касаетс  вычитател  8, то он,

например, реализован по схеме со сквозным либо параллельным распространением займа.

Счетчик 5 представл ет собой вычитающий счетчик накапливающего типа и реализован, например, на IКтриггерах по схеме со сквозным либо параллельным распространением займа.

Блок 3 управлени  реализован по микропрограммному принципу по схеме Уилкса с запоминающимустройством (блоками пам ти) микрокоманд в виде двух матриц запоминающих элементов (фиг. 5) .

Блок 3 управлени  предназначен дл  реализации алгоритма работы устройства дл  вычислени  квадратного корн , граф-схема (ГСА) которого приведена на фиг. 6. ГСА содержит вершины . На ГСА информаци  на выходах комбинационных узлов обозначена буквой Л с соответствующей позицией, присвоенной комбинационному узлу.

В блоке 3 управлени  первый 22 и второй 23 блоки памдти представл ют собой посто нные запоминающие устройства (ПЗУ) , выборка из которых осуществл етс  путем возбуждени  с6 ответствуюшей шины. Первый блок 22 пам ти представл ет собой накопител определенных наборов управл ющих сигналов. Выборка необходимого набо ра управл ющих сигналов осутествл етс  путем возбуждени  соответствующей шины блока 22 пам тч сигналами € выходов дешифратора 26 адреса микрокоманд . Образующиес  на выходах блока 22 пам ти сигналы, как сигнал микроопераций, поступают в необходи мые узлы устройства. Блок 3 управле ни  формирует четаре микрокоманды, соответствующие операторным вершинам 2, 6, 7, 8 ГСА. Блок 23 пам ти предназначен дл  управлени  последовательностью выполнени  микр команд. Выборка необходимого адреса следующей микрокоманды производитс  лутем возбуждени  соответствукмпей шины блока 23 пам ти сигналами с вы хода дешифратора 26 при выполнении микрокоманд, после которых не провер ютс  услови  перехода, и сигналами с выхода дешифратора 28 при выполнении тех микрокоманд, после которых имеютс  услови  перехода. Так, после выполнени  микрокоманд, соответствующих вершинам 7 и 8 ГСА,условий перехода нет, а после выполнени  микрокоманд,соответствующих вершинам 2 и .i6, производитс  проверка условий перехода. Сигналы дешифратора 28 возбуждают одну из трех шин блока 23 пам ти, соответствующую переходу к выполнению одной из микрокоманд, действи  в которых указаны вершинами ГСА. Эти сигнсшы фop lиpyютc  в соответствии со следующими логическими выражени ми: Ъ 4 Bji Y,, Л Xj4 .Л Ba8-A% b Y,4AY,5) (Y54AY,5 ), где U , В , В -- сигналы на выходе дешифратора 28 дл  формировани  перехода к вершинам 6, 7, 8 ГСА соответственно/ Y, Y , У - услови  перехода, соответствующие верижнам 3, 4, 5 ГСА, сформированные при выполне нии текущей микрокоманды . Условие, соответствующее вершине 3 ГСА и указывающее, что обнаруже нулевой результат вычитани , формируетс  элементом ИЛИ-НЕ 29. Условие соответствующее вершине 4 ГСА и указывающее, что результат вычитани  отрицательное число, определ етс  состо нием знакового разр да вычитател  8. Дл  управлени  выходным регисЙ- о ром 2, формирователем бив качестве счетчика тактов используетс  w разр дный сдвигающий регистр 30. В каждом такте работы устройства 9 сдвигающем регистре 30 производитс  поразр дное продвижение логической единицы. Это позвол ет управл ть соответствующей группой элементов И формировател  6 и производить запись информации в нужные К-разр дов регистра 2 (момент записи в регистр 2 определ етс  сигналом с соответству- jouiero выхода блока 22 па й тиблока 3 управлени  ). Так как значение логической единицы по витс  в младшем разр де сдвигающего регистра 30 только в последнем такте, то состо ние этого разр да и будет определ ть последний такт (вершина 5 ГСА). Генератор 27 тактовых сигналов предназначен дл  задани  определенной частоты выборки наборов управл ющих сигналов при посто нной длительности тактов. Импульсы с его выхода поступают на дешифратор 26 и в зависимости от кода адреса микрокоманд, наход щегос  в регистре 25, возбуждают необходимые блоки 22 w 23 пам ти . Так как код в регистре 25 должен измен тьс  только после завершени  всех процессов, св занных с выполнением текущей микрокоманды , поэтому коды с выхода второго блока 23 пам ти подаютс  в регистр 25 через элемент 24 задержки, включаемый в каждую разр дную цепь. При работе блока 3 управлени  по коду адреса микрокоманды, наход - , щемус  в регистре 25, дешифратором 26 выбираетс  одна из шин блока 22 пам ти. При подаче тактовых сигналов от генератора 27 формируютс  все необходимые управл ющие сигналы. Выборка адреса следующей микрокоманды из блока 23 пам ти производитс  дешифратором 26, если после выполн емой команды не выполн етс  условный переход. Если условный переход выполн етс  , то по сигналу дешифратора 26 разрешаетс  ангшиз условий пе| )ехода с помощью дешифратора 28 условий . После формировани  условий перехода и их анализа дешифра:тором 28 производитс  выборка адреса следующей микрокоманды из блока 23 пам ти . Выбранный адрес записываетс  в регистр 25 через врем , определ 7 емое величиной элемента 24 задержки. Устройство дл  вычислени  квгщратного корн  работает следующим образом . В исходном состо нии входной регистр 1 содержит под-соренное выражен .ие, а выходной регистр 2 и сдвигающий регистр 30 блока 3 управлени  содержит нули . В каждом,такте работы устройства определ етс  К цифр результата. Дл  этого производ тс  следующие действи . По содержимому регистра 25 адреса микрокоманды после его дешифрации производитс  выполнение первой микрокоманды (вершина 2 ГСА). В этой микрокоманде сформированное с помощью шифратора 4 приближенное значение очередных К цифр результата помещаетс  в вычитающий счетчик 5 и продвигаетс  единица в сдвигающем регистре 30 (в пер- ; вом такте единица вдвигаетс  в старший разр д сдвигающего регистра 30), Значение очередных К цифр результата (х ) с выхода счетчика 5, поступающее на первый вход формировател  6, совместно с содержимым выходного регистра 2, поступающим на второй вход формировател  6 по цепи сдвига 11 на один разр д в сторону старших

разр дов, используетс  дл  фор 1ироi-i ванй  величины 2 х .+ х- . С помощью

1:И

узла 7 умножени  формируетс  величи -i на (2Zx,+ х.)х. . котора  в вычитаi - 1 1

теле 8 вычитаетс  из содержимого входного регистра 1. Если на выходе вычитател  8 блоком 3 управлени  зафиксирован знак минус, то следующа  микрокоманда (вершина б ГСА) осуществл ет вычитание единицы из счетчика 5, и процесс повтор етс . Если на выходе вычитател  8 зафиксировано положительное число,не равное ную (значение х , наход щеес  в счет чике 5,  вл етс  точным значением очередных К цифр результата), и если в младшем разр де сдвигающего Регистра 30 находитс  нуль (счетчик тактов не равен п/К), то выполн етс  треть  микрокоманда (вершина 7 ГСЛ). В этой микрокоманде значение, поступающее с выхода счетчика 5, записываетс  в соответствующие К-разр дов выходного регистра 2, а результат вычитани  с выхода вычитател  8 по цепи сдвига 12 на К-разр дов в сторону старших разр дов записываетс  во входной регистр 1. После этого осуществл етс  безусловный переход к выполнению первой микрокоманды, (вершина 2 ГСА). Следует отметить, что если при очередном вычитании блоком 3 управлени  обнаружен нулевой результат или в последнем такте обнаружено в результате вычитани  положительное число, то выполн етс  четверта  микрокоманда (вершина 8 ГСА). Дейстчи , выполн емые в четвертой мик)окоманде, аналогичны действи м , выполн емым в уретьей (микрокоманде , но выполнени  четвертой микрокоманды процесс вычислени  квадратного корн  заканчиваетс .

Таким образом, предлагаемое устройство дл  вычислени  квадратного корн  позвол ет сформировать результат за п/К тактов, в то врем  как известное-за п тактов. Длительность такта в предлагаемом устройстве составл ет величину

,(l . гдеСдтч врем  вычитани  чисел/

ICP величина, определ юща 

среднее количество шагов, которое необходимо выполнить в каждом такте дл  определени  К цифр реэульгтата с учетом предсказани  шифратором пр {ближенного значени  К цифр.

Величина рропредел етс  следу ющим образом. Р

Р

Г Cjy.Wfcp

1 5, 5 . m |,Г

где m - максимальное число шагов,

которое необходимо выполнить в одном такте (1 m : r)t

д m - среднее число шагов, кото рое необходимо выполнить

дл  получени  К цифр результата ;

и.р- число случаев, когда дл  по лучени  К цифр результата

требуетс  выполнить в среднем шагов.

Поэтому быстродействие предлагаемого

устройства дл  вычислени  квадратно0 го корн  возрастает в К ,„ / ,„

(1 + - ) раз в сравнении с известным устройством, где1Гу,д,ц - врем  возведени  в квадрат п разр дных чисел,

5 При этом предполагаетс , что вычитатель и сумматоры уз-ла умножени  реализованы по схеме со сквозным рас .пространением переносаi Чтобы оценить вход щие в формулу дл  расQ чета tcp величины, строитс  таблица значений величины х при всех возможных комбинаци х d и х. Величина определ етс  исход  из представлени  формируемого после окончани  очередного такта остатка d,,- в ви d. (2.ix,. + х.4. ) С( .

.С учетом всех предложений, прин тых ранее при расчете х.,имеем.

X. .+

2(х 2) откуда следует, что величина - 5,2(.2)

ТОЧНО равна х,- , или меньше его. Поd

этому при f 1 .принимаем х , .

W«, 2(

При i 1 Yd , С учетом весовых позиций величин х и d и обеспече ни  значений величины xj в пределах

X,- 2 , формулы дл  определени  О «

Я

г VT.

при

Wl i

2( 2)

В табл. 2 приведена таблица значений величин при всех возможных комбинаци х d и х . Значени  величин 15 приведены в табл. 2 в дес тичной системе счислени . При построении табл. 2 учтено, что если 1/2 , то х,„4-|, 0,1011. На основании табл. 1 и 2 определ ем т- .i.Т а б. л и ц а 2

Claims (3)

1. Продолжение табл. 2 Эффективность изобретени  заключаетс  в сокращении времени вычислени  квадратного корн  примерно в 7,1 раза. Расчет производитс  з пред положении, что , тогда tcp 1,5, вычитатель и сумматоры I узла умножени  реализованы по схеме со сквозным распространением переноса , а первый вход дешифратора соединен с (К+1 ) старшими разр дами входного регистра, второй вход шифратора соединен с К старшими разр дами ;выходного регистра. Формула изобретени  1. Устройство дл  вычислени  квадратного корн , содержащее входной и выходной регистры, блок управлени , отличающеес  тем, что, с целью увеличени  его быстродействи , в него введены шифратор, счетчик, формирователь поразр дной суммы, узел умножени  и вычитатель, причем первый и второй входы шиф- ратора соединены с выходами старших разр дов соответственно входного и выходного регистров, выход шифратора соединен с входом счетчика, выход которого соединен с входом выходного регистра, а также с первыми информационными входами формировател  поразр дной суммы и узла умножени , выходы разр дов выходного регистра соединены со вторым информационным входом формировател  поразр дной суммы , выход которого оединен со рым информационным входом узла умножени , выход последнего соединен с первым информационным входом вычитател , второй информационный вход которого соединен с разр дным выходом входного регистра, а информаци онный выход вычитател  соединен с входом блока управлени  и информационным входом входного регистра, первый , второй, третий и-четвертый выходы блока управлени  соединены соответственно с управл ющим входом счетчика, управл ющими входами входtjpro и выходного регистров и управл  1ЮЩИМ входом формировател  поразр дной суммы. 2. Устройство по п. 1, о т л ичающеес  тем, что блок управлени  содержит первый и второй блоки пам ти, элемент задержки, регистр , дешифратор адреса микрокоманд генератор тактовых сигналов, дешифратор условий, элемент ИЛИ-НЕ, сдвигающий регистр, причем вход элемента задержки соединен с выходок второго блока пам ти, выход элемента задержки соединен с входом регистра выход которого соединен с информационным оходом дешифратора адреса микрокоманд , управл ющий вход Которого соединен с выходом- генератора такто вых сигналов, выход дешифратора адреса микрокоманд соединен с управл  ющим входом первой матрицы, первым управл ющим, входом второй матрицы и первым управл ющим входом дешифратора условий, второй управл ющий вход которого соединен с выходом элемента ИЛИ-НЕ, информационный вход которого соединен с входом блока управлени , третий управл ющий вход дешифратора условий соединен с информационным входом элемента ИЛИ-НЕ, чет ,вертый управл ющий вход дешифратора условий соединен с выходом младшего разр да сдвигающего регистра, выход дешифратора условий соединен со вторым управл ющим входом второго блока пам ти, первый, второй и третий выходы первого блока пам ти соединены соответственно с первым, чторым и третьим, выходами блока управлени , четвертый выход первого блока пам ти соединен с входом сдвигающего регистра, выход которого соединен с третьим и четвертым выходами блока управлени . Источники информации, прин тые во внимание при экспертизе , 1. Авторское свидетельство СССР. № 394781, кл. G 06 F 7/38, 1973.
2. 2.Панернов А, А..Логические ос;ц .овы ЦВТ. .М. , Советское радио, 1972, с. 253-259.
3. 3.Авторское свидетельство СССР № 611208, кл. G Об F 7/38, 1978 ( прототип).

   le2-2

   Т

   Фиг.З

   pBZ. Ксчетику5 К ре г. 2 К tpopHupoSamemO

   33

   55

   i

   54

   П

   25

   -Tt-

   §

   2а

   -

   Jfl

   22

   2J Рег.1-пр3мренное

   Рез.г---0 Рег-ЗО- О

   Начало выражение

   Pea.l-Z -AB.t Pe8.2-A5г Pe&г

   Конец

   Фиг. 6

   CiitHufl разрешени