RU96118491A - Устройство и способ обработки данных с использованием наборов команд - Google Patents
Устройство и способ обработки данных с использованием наборов командInfo
- Publication number
- RU96118491A RU96118491A RU96118491/09A RU96118491A RU96118491A RU 96118491 A RU96118491 A RU 96118491A RU 96118491/09 A RU96118491/09 A RU 96118491/09A RU 96118491 A RU96118491 A RU 96118491A RU 96118491 A RU96118491 A RU 96118491A
- Authority
- RU
- Russia
- Prior art keywords
- program
- processing
- bit
- bit data
- words
- Prior art date
Links
- 230000000875 corresponding Effects 0.000 claims 1
- 230000037361 pathway Effects 0.000 claims 1
- 238000003672 processing method Methods 0.000 claims 1
- 238000005070 sampling Methods 0.000 claims 1
Claims (11)
1. Устройство для обработки данных, содержащее: процессорное ядро (2) c N-разрядными магистралями данных, реагирующее на множество управляющих сигналов (32) ядра; первое декодирующее средство (30) для декодирования X-разрядных программных командных слов, определяющих N-разрядные операции по обработке данных, из первого постоянного набора команд для генерирования упомянутых управляющих сигналов ядра для запуска обработки с использованием N N-разрядных магистралей данных; второе декодирующее средство (36) для декодирования У-разрядных программных командных слов из второго постоянного набора команд для генерирования управляющих сигналов ядра для запуска обработки, причем У меньше Х, и переключатель набора команд для выбора либо первого режима обработки с использованием первого декодирующего средства при приеме программных командных слов, либо второго режима обработки с использованием второго декодирующего средства при приеме программных командных слов, отличающееся тем, что У-разрядные программные командные слова определяют операции по обработке N-разрядных данных с использованием N-разрядных магистралей данных.
2. Устройство по п.1, отличающееся тем, что второй набор команд обеспечивает поднабор операций, обеспечиваемых первым набором команд.
3. Устройство по п.1 или 2, отличающееся тем, что второй набор команд неортогонален первому набору команд.
4. Устройство по любому из пп.1 - 3, отличающееся тем, что переключатель наборов команд содержит средство, реагирующее на флаг (Т) набора команд, устанавливаемый под управлением пользовательской программы.
5. Устройство по п.4, отличающееся тем, что процессорное ядро содержит регистр текущего программного состояния (РТПС) для хранения подаваемых в текущий момент данных состояния обработки и регистр сохраненного программного состояния (РСПС), причем регистр сохраненного программного состояния используется для хранения данных состояния обработки, связанных с главной программой, при возникновении исключительной программной ситуации, вызывающей исполнение программы обработки исключительной ситуации, причем флаг (Т) является частью данных состояния обработки.
6. Устройство по любому из предыдущих пунктов, отличающееся тем, что процессорное ядро содержит регистр программного счетчика и формирователь приращений программного счетчика для приращения значения программного счетчика, хранящегося в регистре программного счетчика, для указания следующего программного командного слова, причем формирователь приращений программного счетчика в первом режиме обработки использует шаг приращения, отличный от шага приращения во втором режиме обработки.
7. Устройство по любому из предыдущих пунктов, отличающееся тем, что по меньшей мере одно программное командное слово во втором наборе команд имеет уменьшенный диапазон операндов по сравнению с соответствующим программным командным словом в первом наборе команд.
8. Устройство по любому из предыдущих пунктов, отличающееся тем, что процессорное ядро связано с запоминающей системой (4) посредством У-разрядной шины, так что программные командные слова из первого набора команд требует нескольких циклов выборки.
9. Устройство по любому из предыдущих пунктов, отличающееся тем, что второе декодирующее средство повторно использует по меньшей мере часть первого декодирующего средства.
10. Устройство по любому из предыдущих пунктов, отличающееся тем, что оно выполнено в виде интегральной схемы.
11. Способ обработки данных, включающий операции выбора либо первого режима обработки, либо второго режима обработки для процессорного ядра с N-разрядными магистралями данных, реагирующего на множество управляющих сигналов ядра, декодирования в первом режиме обработки Х-разрядных программных кодовых слов, определяющих операции N-разрядной обработки данных, из первого постоянного набора команд для генерирования управляющих сигналов ядра для запуска обработки с использованием N-разрядных магистралей данных; и декодирования во втором режиме обработки У-разрядных программных командных слов из второго постоянного набора команд для генерирования управляющих сигналов ядра для запуска обработки, причем У меньше Х, отличающийся тем, что У-разрядные программные командные слова определяют операции по обработке N-разрядных данных с использованием упомянутых N-разрядных магистралей данных.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9408765A GB2289353B (en) | 1994-05-03 | 1994-05-03 | Data processing with multiple instruction sets |
GB9408765.7 | 1994-05-03 | ||
PCT/GB1995/000315 WO1995030188A1 (en) | 1994-05-03 | 1995-02-15 | Data processing with multiple instruction sets |
Publications (2)
Publication Number | Publication Date |
---|---|
RU96118491A true RU96118491A (ru) | 1999-01-10 |
RU2137183C1 RU2137183C1 (ru) | 1999-09-10 |
Family
ID=10754489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU96118491A RU2137183C1 (ru) | 1994-05-03 | 1995-02-15 | Устройство и способ обработки данных с использованием наборов команд |
Country Status (13)
Country | Link |
---|---|
US (1) | US5740461A (ru) |
EP (3) | EP0813144B1 (ru) |
JP (3) | JP3173793B2 (ru) |
KR (2) | KR100315739B1 (ru) |
CN (2) | CN1089460C (ru) |
DE (2) | DE69530520T2 (ru) |
GB (1) | GB2289353B (ru) |
IL (1) | IL113153A (ru) |
IN (1) | IN190632B (ru) |
MY (1) | MY113751A (ru) |
RU (1) | RU2137183C1 (ru) |
TW (1) | TW242184B (ru) |
WO (1) | WO1995030188A1 (ru) |
Families Citing this family (86)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2307072B (en) | 1994-06-10 | 1998-05-13 | Advanced Risc Mach Ltd | Interoperability with multiple instruction sets |
US5867726A (en) * | 1995-05-02 | 1999-02-02 | Hitachi, Ltd. | Microcomputer |
US5774686A (en) * | 1995-06-07 | 1998-06-30 | Intel Corporation | Method and apparatus for providing two system architectures in a processor |
US6408386B1 (en) | 1995-06-07 | 2002-06-18 | Intel Corporation | Method and apparatus for providing event handling functionality in a computer system |
US5867681A (en) * | 1996-05-23 | 1999-02-02 | Lsi Logic Corporation | Microprocessor having register dependent immediate decompression |
US5896519A (en) * | 1996-06-10 | 1999-04-20 | Lsi Logic Corporation | Apparatus for detecting instructions from a variable-length compressed instruction set having extended and non-extended instructions |
GB2349252B (en) * | 1996-06-10 | 2001-02-14 | Lsi Logic Corp | An apparatus and method for detecting and decompressing instructions from a variable-length compressed instruction set |
AU3480897A (en) * | 1996-06-10 | 1998-01-07 | Lsi Logic Corporation | An apparatus and method for detecting and decompressing instructions from a variable-length compressed instruction set |
US5905893A (en) * | 1996-06-10 | 1999-05-18 | Lsi Logic Corporation | Microprocessor adapted for executing both a non-compressed fixed length instruction set and a compressed variable length instruction set |
US5794010A (en) * | 1996-06-10 | 1998-08-11 | Lsi Logic Corporation | Method and apparatus for allowing execution of both compressed instructions and decompressed instructions in a microprocessor |
EP0833246B1 (en) * | 1996-09-27 | 2014-11-26 | Texas Instruments Incorporated | A method of producing a computer program |
JP3781519B2 (ja) * | 1997-08-20 | 2006-05-31 | 富士通株式会社 | プロセッサの命令制御機構 |
US6230259B1 (en) * | 1997-10-31 | 2001-05-08 | Advanced Micro Devices, Inc. | Transparent extended state save |
US6438679B1 (en) * | 1997-11-03 | 2002-08-20 | Brecis Communications | Multiple ISA support by a processor using primitive operations |
US6012138A (en) * | 1997-12-19 | 2000-01-04 | Lsi Logic Corporation | Dynamically variable length CPU pipeline for efficiently executing two instruction sets |
EP0942357A3 (en) | 1998-03-11 | 2000-03-22 | Matsushita Electric Industrial Co., Ltd. | Data processor compatible with a plurality of instruction formats |
US6079010A (en) * | 1998-03-31 | 2000-06-20 | Lucent Technologies Inc. | Multiple machine view execution in a computer system |
US20050149694A1 (en) * | 1998-12-08 | 2005-07-07 | Mukesh Patel | Java hardware accelerator using microcode engine |
US7225436B1 (en) | 1998-12-08 | 2007-05-29 | Nazomi Communications Inc. | Java hardware accelerator using microcode engine |
US6332215B1 (en) * | 1998-12-08 | 2001-12-18 | Nazomi Communications, Inc. | Java virtual machine hardware for RISC and CISC processors |
US6327650B1 (en) * | 1999-02-12 | 2001-12-04 | Vsli Technology, Inc. | Pipelined multiprocessing with upstream processor concurrently writing to local register and to register of downstream processor |
EP1050798A1 (en) * | 1999-05-03 | 2000-11-08 | STMicroelectronics SA | Decoding instructions |
EP1050796A1 (en) | 1999-05-03 | 2000-11-08 | STMicroelectronics S.A. | A decode unit and method of decoding |
US6662087B1 (en) * | 2000-01-03 | 2003-12-09 | Spx Corporation | Backward compatible diagnostic tool |
US20020004897A1 (en) * | 2000-07-05 | 2002-01-10 | Min-Cheng Kao | Data processing apparatus for executing multiple instruction sets |
US6775732B2 (en) * | 2000-09-08 | 2004-08-10 | Texas Instruments Incorporated | Multiple transaction bus system |
GB2367654B (en) | 2000-10-05 | 2004-10-27 | Advanced Risc Mach Ltd | Storing stack operands in registers |
US20020069402A1 (en) * | 2000-10-05 | 2002-06-06 | Nevill Edward Colles | Scheduling control within a system having mixed hardware and software based instruction execution |
GB2367653B (en) | 2000-10-05 | 2004-10-20 | Advanced Risc Mach Ltd | Restarting translated instructions |
GB2367915B (en) * | 2000-10-09 | 2002-11-13 | Siroyan Ltd | Instruction sets for processors |
EP1197847A3 (en) * | 2000-10-10 | 2003-05-21 | Nazomi Communications Inc. | Java hardware accelerator using microcode engine |
US7149878B1 (en) | 2000-10-30 | 2006-12-12 | Mips Technologies, Inc. | Changing instruction set architecture mode by comparison of current instruction execution address with boundary address register values |
GB2369464B (en) | 2000-11-27 | 2005-01-05 | Advanced Risc Mach Ltd | A data processing apparatus and method for saving return state |
US7076771B2 (en) | 2000-12-01 | 2006-07-11 | Arm Limited | Instruction interpretation within a data processing system |
US7711926B2 (en) * | 2001-04-18 | 2010-05-04 | Mips Technologies, Inc. | Mapping system and method for instruction set processing |
GB2376099B (en) * | 2001-05-31 | 2005-11-16 | Advanced Risc Mach Ltd | Program instruction interpretation |
GB2376100B (en) * | 2001-05-31 | 2005-03-09 | Advanced Risc Mach Ltd | Data processing using multiple instruction sets |
GB2376098B (en) | 2001-05-31 | 2004-11-24 | Advanced Risc Mach Ltd | Unhandled operation handling in multiple instruction set systems |
GB2376097B (en) | 2001-05-31 | 2005-04-06 | Advanced Risc Mach Ltd | Configuration control within data processing systems |
US6826681B2 (en) * | 2001-06-18 | 2004-11-30 | Mips Technologies, Inc. | Instruction specified register value saving in allocated caller stack or not yet allocated callee stack |
US7107439B2 (en) * | 2001-08-10 | 2006-09-12 | Mips Technologies, Inc. | System and method of controlling software decompression through exceptions |
US8769508B2 (en) | 2001-08-24 | 2014-07-01 | Nazomi Communications Inc. | Virtual machine hardware for RISC and CISC processors |
US7818356B2 (en) | 2001-10-29 | 2010-10-19 | Intel Corporation | Bitstream buffer manipulation with a SIMD merge instruction |
US7493470B1 (en) | 2001-12-07 | 2009-02-17 | Arc International, Plc | Processor apparatus and methods optimized for control applications |
US7278137B1 (en) | 2001-12-26 | 2007-10-02 | Arc International | Methods and apparatus for compiling instructions for a data processor |
EP1324191A1 (en) * | 2001-12-27 | 2003-07-02 | STMicroelectronics S.r.l. | Processor architecture, related system and method of operation |
EP1470476A4 (en) * | 2002-01-31 | 2007-05-30 | Arc Int | CONFIGURABLE DATA PROCESSOR WITH MULTI-LENGTH INSTRUCTION KIT ARCHITECTURE |
US7131118B2 (en) * | 2002-07-25 | 2006-10-31 | Arm Limited | Write-through caching a JAVA® local variable within a register of a register bank |
GB2399897B (en) * | 2003-03-26 | 2006-02-01 | Advanced Risc Mach Ltd | Memory recycling in computer systems |
US7194601B2 (en) | 2003-04-03 | 2007-03-20 | Via-Cyrix, Inc | Low-power decode circuitry and method for a processor having multiple decoders |
US7437532B1 (en) | 2003-05-07 | 2008-10-14 | Marvell International Ltd. | Memory mapped register file |
US6983359B2 (en) | 2003-08-13 | 2006-01-03 | Via-Cyrix, Inc. | Processor and method for pre-fetching out-of-order instructions |
US7096345B1 (en) | 2003-09-26 | 2006-08-22 | Marvell International Ltd. | Data processing system with bypass reorder buffer having non-bypassable locations and combined load/store arithmetic logic unit and processing method thereof |
USH2212H1 (en) * | 2003-09-26 | 2008-04-01 | The United States Of America As Represented By The Secretary Of The Navy | Method and apparatus for producing an ion-ion plasma continuous in time |
EP1687713A1 (en) * | 2003-10-24 | 2006-08-09 | Microchip Technology Incorporated | Method and system for alternating instructions sets in a central processing unit |
US7707389B2 (en) | 2003-10-31 | 2010-04-27 | Mips Technologies, Inc. | Multi-ISA instruction fetch unit for a processor, and applications thereof |
GB2412192B (en) * | 2004-03-18 | 2007-08-29 | Advanced Risc Mach Ltd | Function calling mechanism |
US7802080B2 (en) | 2004-03-24 | 2010-09-21 | Arm Limited | Null exception handling |
US7930526B2 (en) | 2004-03-24 | 2011-04-19 | Arm Limited | Compare and branch mechanism |
EP1622009A1 (en) * | 2004-07-27 | 2006-02-01 | Texas Instruments Incorporated | JSM architecture and systems |
US7650453B2 (en) * | 2004-09-16 | 2010-01-19 | Nec Corporation | Information processing apparatus having multiple processing units sharing multiple resources |
US7406406B2 (en) * | 2004-12-07 | 2008-07-29 | Bull Hn Information Systems Inc. | Instructions to load and store containing words in a computer system emulator with host word size larger than that of emulated machine |
KR100633773B1 (ko) | 2005-07-01 | 2006-10-13 | 삼성전자주식회사 | 버스 시스템 및 버스 중재 방법 |
US7975131B2 (en) * | 2005-12-23 | 2011-07-05 | Koninklijke Kpn N.V. | Processor lock |
US9652210B2 (en) | 2007-08-28 | 2017-05-16 | Red Hat, Inc. | Provisioning a device with multiple bit-size versions of a software component |
US8832679B2 (en) * | 2007-08-28 | 2014-09-09 | Red Hat, Inc. | Registration process for determining compatibility with 32-bit or 64-bit software |
US7925866B2 (en) * | 2008-01-23 | 2011-04-12 | Arm Limited | Data processing apparatus and method for handling instructions to be executed by processing circuitry |
US7925867B2 (en) * | 2008-01-23 | 2011-04-12 | Arm Limited | Pre-decode checking for pre-decoded instructions that cross cache line boundaries |
US8037286B2 (en) * | 2008-01-23 | 2011-10-11 | Arm Limited | Data processing apparatus and method for instruction pre-decoding |
US7917735B2 (en) * | 2008-01-23 | 2011-03-29 | Arm Limited | Data processing apparatus and method for pre-decoding instructions |
US8347067B2 (en) * | 2008-01-23 | 2013-01-01 | Arm Limited | Instruction pre-decoding of multiple instruction sets |
TWI379230B (en) * | 2008-11-14 | 2012-12-11 | Realtek Semiconductor Corp | Instruction mode identification apparatus and instruction mode identification method |
US9274796B2 (en) * | 2009-05-11 | 2016-03-01 | Arm Finance Overseas Limited | Variable register and immediate field encoding in an instruction set architecture |
CN101840328B (zh) | 2010-04-15 | 2014-05-07 | 华为技术有限公司 | 一种数据处理方法及系统以及相关设备 |
US8914619B2 (en) * | 2010-06-22 | 2014-12-16 | International Business Machines Corporation | High-word facility for extending the number of general purpose registers available to instructions |
GB2484489A (en) * | 2010-10-12 | 2012-04-18 | Advanced Risc Mach Ltd | Instruction decoder using an instruction set identifier to determine the decode rules to use. |
CN102360281B (zh) * | 2011-10-31 | 2014-04-02 | 中国人民解放军国防科学技术大学 | 用于微处理器的多功能定点乘加单元mac运算装置 |
US9875108B2 (en) * | 2013-03-16 | 2018-01-23 | Intel Corporation | Shared memory interleavings for instruction atomicity violations |
US9965320B2 (en) | 2013-12-27 | 2018-05-08 | Intel Corporation | Processor with transactional capability and logging circuitry to report transactional operations |
US9582295B2 (en) | 2014-03-18 | 2017-02-28 | International Business Machines Corporation | Architectural mode configuration |
US9916185B2 (en) | 2014-03-18 | 2018-03-13 | International Business Machines Corporation | Managing processing associated with selected architectural facilities |
KR102180972B1 (ko) * | 2014-04-23 | 2020-11-20 | 에스케이하이닉스 주식회사 | 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치 |
CN104991759B (zh) * | 2015-07-28 | 2018-01-16 | 成都腾悦科技有限公司 | 一种可变指令集微处理器及其实现方法 |
US10007520B1 (en) * | 2016-02-25 | 2018-06-26 | Jpmorgan Chase Bank, N.A. | Systems and methods for using alternate computer instruction sets |
US10120688B2 (en) | 2016-11-15 | 2018-11-06 | Andes Technology Corporation | Data processing system and method for executing block call and block return instructions |
CN111090465B (zh) * | 2019-12-19 | 2022-08-19 | 四川长虹电器股份有限公司 | 一种rv32ic指令集的译码系统及其译码方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5317240A (en) * | 1976-07-31 | 1978-02-17 | Toshiba Corp | Controller |
US4236204A (en) * | 1978-03-13 | 1980-11-25 | Motorola, Inc. | Instruction set modifier register |
US4338663A (en) * | 1978-10-25 | 1982-07-06 | Digital Equipment Corporation | Calling instructions for a data processing system |
US4876639A (en) * | 1983-09-20 | 1989-10-24 | Mensch Jr William D | Method and circuitry for causing sixteen bit microprocessor to execute eight bit op codes to produce either internal sixteen bit operation or internal eight bit operation in accordance with an emulation bit |
JPS6133546A (ja) * | 1984-07-25 | 1986-02-17 | Nec Corp | 情報処理装置 |
DE3650602T2 (de) * | 1985-04-08 | 1997-06-12 | Hitachi Ltd | Datenverarbeitungssystem |
JPS62262146A (ja) * | 1986-05-09 | 1987-11-14 | Hitachi Ltd | 処理装置 |
JP2845433B2 (ja) * | 1987-09-07 | 1999-01-13 | 日本電気株式会社 | 集積回路装置 |
US5115500A (en) * | 1988-01-11 | 1992-05-19 | International Business Machines Corporation | Plural incompatible instruction format decode method and apparatus |
EP0407911B1 (en) * | 1989-07-07 | 1998-12-09 | Hitachi, Ltd. | Parallel processing apparatus and parallel processing method |
JPH0476626A (ja) * | 1990-07-13 | 1992-03-11 | Toshiba Corp | マイクロコンピュータ |
DE69227604T2 (de) * | 1991-03-11 | 1999-06-24 | Silicon Graphics Inc Mountain | Rückwärts kompatible Rechnerarchitektur mit erweiterten Wortbreiten und Adressraum |
US5327566A (en) * | 1991-07-12 | 1994-07-05 | Hewlett Packard Company | Stage saving and restoring hardware mechanism |
US5574928A (en) * | 1993-10-29 | 1996-11-12 | Advanced Micro Devices, Inc. | Mixed integer/floating point processor core for a superscalar microprocessor with a plurality of operand buses for transferring operand segments |
GB2284492B (en) * | 1993-12-06 | 1998-05-13 | Graeme Roy Smith | Improvements to computer control units |
US5481684A (en) * | 1994-01-11 | 1996-01-02 | Exponential Technology, Inc. | Emulating operating system calls in an alternate instruction set using a modified code segment descriptor |
US5481693A (en) * | 1994-07-20 | 1996-01-02 | Exponential Technology, Inc. | Shared register architecture for a dual-instruction-set CPU |
US5598546A (en) * | 1994-08-31 | 1997-01-28 | Exponential Technology, Inc. | Dual-architecture super-scalar pipeline |
-
1994
- 1994-05-03 GB GB9408765A patent/GB2289353B/en not_active Expired - Lifetime
- 1994-09-03 TW TW083108133A patent/TW242184B/zh not_active IP Right Cessation
-
1995
- 1995-02-13 IN IN219DE1995 patent/IN190632B/en unknown
- 1995-02-15 EP EP97202499A patent/EP0813144B1/en not_active Expired - Lifetime
- 1995-02-15 WO PCT/GB1995/000315 patent/WO1995030188A1/en active IP Right Grant
- 1995-02-15 DE DE69530520T patent/DE69530520T2/de not_active Expired - Lifetime
- 1995-02-15 KR KR1019960706181A patent/KR100315739B1/ko active IP Right Grant
- 1995-02-15 CN CN95192870A patent/CN1089460C/zh not_active Expired - Lifetime
- 1995-02-15 EP EP95908327A patent/EP0758464B1/en not_active Expired - Lifetime
- 1995-02-15 DE DE69502098T patent/DE69502098T2/de not_active Expired - Lifetime
- 1995-02-15 RU RU96118491A patent/RU2137183C1/ru not_active IP Right Cessation
- 1995-02-15 EP EP02080029A patent/EP1296225A3/en not_active Withdrawn
- 1995-02-15 KR KR1020017002524A patent/KR100327776B1/ko active IP Right Grant
- 1995-02-15 JP JP52804395A patent/JP3173793B2/ja not_active Expired - Lifetime
- 1995-02-27 MY MYPI95000491A patent/MY113751A/en unknown
- 1995-03-27 IL IL11315395A patent/IL113153A/en not_active IP Right Cessation
-
1996
- 1996-10-22 US US08/735,046 patent/US5740461A/en not_active Expired - Lifetime
-
1999
- 1999-11-02 CN CNB011435283A patent/CN1174313C/zh not_active Expired - Lifetime
-
2000
- 2000-11-30 JP JP2000365503A patent/JP2002366348A/ja active Pending
-
2005
- 2005-12-05 JP JP2005350864A patent/JP2006079652A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU96118491A (ru) | Устройство и способ обработки данных с использованием наборов команд | |
RU2137183C1 (ru) | Устройство и способ обработки данных с использованием наборов команд | |
KR920001319A (ko) | 처리기 및 처리기의 처리방법 | |
EP1286269A3 (en) | A data processor having a cache memory | |
US5696709A (en) | Program controlled rounding modes | |
EP0264216A3 (en) | Implied domain addressing | |
EP0240606B1 (en) | Pipe-line processing system and microprocessor using the system | |
KR940006916B1 (ko) | 선택적 캐쉬 메모리를 가진 마이크로프로세서 | |
EP2278453B1 (en) | Processor system with coprocessor | |
JPS5617441A (en) | Program interruption system | |
KR940006829B1 (ko) | 인터럽트 변경이 가능한 구조를 갖는 디지탈신호 프로세서 | |
JPS5769457A (en) | Microprogram controller | |
EP0264215A3 (en) | Fast entry to emulation | |
JP3057732B2 (ja) | 情報処理装置 | |
JPS5481737A (en) | Information processor | |
JPS56147246A (en) | Program control device | |
JPS5474338A (en) | Information processor | |
GB1567445A (en) | Memory access control | |
JPS5533286A (en) | Data processor | |
SU557364A1 (ru) | Устройство дл коррекции базовых регистров при стековом распределении пам ти | |
JPS57168345A (en) | Data processing device | |
JPS63163543A (ja) | 情報処理装置 | |
JPS6428730A (en) | Fault detection system | |
JPS641031A (en) | Data processor | |
JPS5510659A (en) | Data processor |