RU2786945C1

RU2786945C1 - Current threshold element “modular three subtractor”

Info

Publication number: RU2786945C1
Application number: RU2022119504A
Authority: RU
Inventors: Николай Владимирович Бутырлагин; Николай Николаевич Прокопенко; Владислав Яковлевич Югай
Filing date: 2022-07-17
Publication date: 2022-12-26

Abstract

FIELD: radio engineering and analog microelectronics.

SUBSTANCE: invention relates to the field of radio engineering and analog microelectronics and can be used in high-speed analog and analog-to-digital interfaces for processing sensor signals. The modulo three subtractor current threshold element contains the first and second input bipolar transistors with combined bases, the first and second bias voltage sources, the third and fourth input bipolar transistors of a different type of conductivity with combined bases, the first and second current mirrors matched with the source buses power supply, reference current source, the fifth and sixth input bipolar transistors, the emitters of which are combined and connected to the power supply bus through the third reference current source, the seventh and eighth input bipolar transistors, the emitters of which are combined and connected to the input of the second current mirror, the seventh input bipolar transistor , the fourth bias voltage source, the eighth input bipolar transistor. The first and second additional input bipolar transistors are introduced into the circuit, the third, fourth, fifth, sixth, seventh and eighth additional input bipolar transistors of a different type of conductivity, the first, second, third additional current mirrors, the first, second, third and fourth additional reference current sources, first, second, third and fourth additional bias voltage sources. The circuit solution provides the conversion of input information in the current form of signals, ensuring the speed of the device.

EFFECT: increasing the speed of information conversion devices.

1 cl, 4 dwg

Description

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.The present invention relates to the field of computer technology, automation, communications and can be used in various digital structures and systems for automatic control, transmission of digital information, etc.

В различных вычислительных и управляющих системах широко используются компараторы, реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами.In various computing and control systems, comparators implemented on the basis of emitter-coupled logic [1-14] are widely used, operating according to the laws of Boolean algebra and having two logical states “0” and “1” at the output, characterized by low and high potentials.

В патентах [15-18], статье [19], а также монографиях [20-23] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I₀. Заявляемое устройство «Токовый пороговый элемент «вычитатель по модулю три» относится к этому типу логических элементов.It is shown in patents [15-18], article [19], as well as monographs [20-23] that Boolean algebra is a special case of a more general linear algebra, the practical implementation of which in the structure of computational and logical automation devices of a new generation requires the creation of a special elemental base implemented on the basis of logic with a multi-valued internal representation of signals, in which the equivalent of a standard logical signal is the current quantum I ₀ . The claimed device "Current threshold element" modulo three subtractor" refers to this type of logic elements.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте RU 2725165 «Токовый пороговый элемент «сумматор по модулю три», МПК H03K 19/013, H03K 19/017, 2020 г.). Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные биполярные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные биполярные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 10 токовое зеркало, согласованное с первой 11 шиной источников питания, выход которого связан с выходом 3 устройства, второе 12 токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 14, второй 15 и третий 16 выходы, вход которого соединен с первым 1 входом устройства, первый 14 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через первый 17 источник опорного тока, второй 15 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через второй 18 источник опорного тока, пятый 19 и шестой 20 входные биполярные транзисторы, эмиттеры которых объединены и связаны со второй 13 шиной источников питания через третий 21 источник опорного тока, база пятого 19 входного биполярного транзистора подключена к объединенным эмиттерам первого 4 и третьего 7 входных биполярных транзисторов, а также первому 14 входу второго 12 токового зеркала, седьмой 22 и восьмой 23 входные биполярные транзисторы, эмиттеры которых объединены и подключены к третьему 16 входу второго 12 токового зеркала, база седьмого 22 входного биполярного транзистора подключена к объединенным эмиттерам второго 5 и четвертого 8 входных биполярных транзисторов, а также второму 15 входу второго 12 токового зеркала, коллекторы первого 4 и второго 5 входных биполярных транзисторов согласованы со второй 13 шиной источников питания, третий 24 источник напряжения смещения подключен к базе шестого 20 входного биполярного транзистора, четвертый 25 источник напряжения смещения соединен с базой восьмого 23 входного биполярного транзистора, коллекторы третьего 7, четвертого 8, шестого 20 и седьмого 22 входных биполярных транзисторов согласованы с первой 11 шиной источников питания, коллекторы пятого 19 и восьмого 23 входных биполярных транзисторов объединены и подключены ко входу первого 10 токового зеркала.The closest prototype of the claimed device is a logic element presented in the patent RU 2725165 "Current threshold element "adder modulo three", IPC H03K 19/013, H03K 19/017, 2020). It contains (Fig. 1) the first 1 and second 2 inputs of the device, the output 3 of the device, the first 4 and second 5 input bipolar transistors with combined bases, which are connected to the first 6 bias voltage source, the third 7 and fourth 8 input bipolar transistors of a different type conduction with combined bases, which are connected to the second 9 bias voltage source, the first 10 current mirror, matched with the first 11 power supply bus, the output of which is connected to output 3 of the device, the second 12 current mirror, matched with the second 13 power supply bus and containing the first 14, the second 15 and third 16 outputs, the input of which is connected to the first 1 input of the device, the first 14 output of the second 12 current mirror is connected to the first 11 power supply bus through the first 17 reference current source, the second 15 output of the second 12 current mirror is connected to the first 11 power supply bus through the second 18 reference current source, the fifth 19 and the sixth 20 input bipolar transistors s, the emitters of which are combined and connected to the second 13 power supply bus through the third 21 reference current source, the base of the fifth 19 input bipolar transistor is connected to the combined emitters of the first 4 and third 7 input bipolar transistors, as well as the first 14 input of the second 12 current mirror, the seventh 22 and eighth 23 input bipolar transistors, the emitters of which are combined and connected to the third 16 input of the second 12 current mirror, the base of the seventh 22 input bipolar transistor is connected to the combined emitters of the second 5 and fourth 8 input bipolar transistors, as well as the second 15 input of the second 12 current mirror , the collectors of the first 4 and second 5 input bipolar transistors are matched with the second 13 power supply bus, the third 24 bias voltage source is connected to the base of the sixth 20 input bipolar transistor, the fourth 25 bias voltage source is connected to the base of the eighth 23 input bipolar transistor, the collectors of the third 7 , fourth 8, sixth 20 and seventh 22 input bipolar transistors are matched with the first bus 11 power supplies, the collectors of the fifth 19 and eighth 23 input bipolar transistors are combined and connected to the input of the first 10 current mirror.

Существенный недостаток известного логического элемента состоит в том, что реализуемая им логическая функция не обладает функциональной полнотой, что позволяет синтезировать на его основе только существенно ограниченный набор логических устройств. Даже для двоичных устройств обязательным элементом функционально полного набора является логическая операция инверсия, для двух и более логических аргументов естественным обобщением инверсии является операция суммирования по mod2. Для двоичных переменных операции суммирования и вычитания по mod2 полностью тождественны, а при переходе к многозначным переменным операции суммирования и вычитания по modk являются самостоятельными логическими функциями и являются важными и неотъемлемыми элементами функциональной полноты. Схемотехническая реализация операций суммирования и вычитания по modk позволяет создать полный базис средств многозначной цифровой техники, функционирующей на принципах преобразования многозначных токовых сигналов. Применение многозначных пороговых функций и соответствующих им пороговых элементов, кроме реализации заданных логических функций, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.A significant drawback of the known logical element is that the logical function implemented by it does not have functional completeness, which allows synthesizing on its basis only a significantly limited set of logical devices. Even for binary devices, a mandatory element of a functionally complete set is the logical operation inversion; for two or more logical arguments, a natural generalization of inversion is the mod2 summation operation. For binary variables, the operations of summation and subtraction mod2 are completely identical, and in the transition to multi-valued variables, the operations summation and subtraction modk are independent logical functions and are important and integral elements of functional completeness. The circuit implementation of modk summation and subtraction operations makes it possible to create a complete basis for the means of multi-valued digital technology that operates on the principles of converting multi-valued current signals. The use of multi-valued threshold functions and their corresponding threshold elements, in addition to implementing the specified logical functions, provides scaling and normalization of output signal levels and thereby eliminates all signal errors that occur before the threshold element.

Основная задача предлагаемого изобретения состоит в создании токового порогового элемента «вычитатель по модулю три», в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет обеспечить функциональную полноту базисных функций, повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [20-23].The main objective of the proposed invention is to create a current threshold element "modulo three subtractor", in which the internal transformation of information is performed in the current form of signals. Ultimately, this makes it possible to ensure the functional completeness of the basis functions, increase the speed and create an element base of computing devices operating on the principles of multivalued linear algebra [20–23].

Поставленная задача решается тем, что в логическом элементе (фиг. 1), содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные биполярные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные биполярные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 10 токовое зеркало, согласованное с первой 11 шиной источников питания, выход которого связан с выходом 3 устройства, второе 12 токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 14, второй 15 и третий 16 выходы, вход которого соединен с первым 1 входом устройства, первый 14 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через первый 17 источник опорного тока, второй 15 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через второй 18 источник опорного тока, пятый 19 и шестой 20 входные биполярные транзисторы, эмиттеры которых объединены и связаны со второй 13 шиной источников питания через третий 21 источник опорного тока, база пятого 19 входного биполярного транзистора подключена к объединенным эмиттерам первого 4 и третьего 7 входных биполярных транзисторов, а также первому 14 входу второго 12 токового зеркала, седьмой 22 и восьмой 23 входные биполярные транзисторы, эмиттеры которых объединены и подключены к третьему 16 входу второго 12 токового зеркала, база седьмого 22 входного биполярного транзистора подключена к объединенным эмиттерам второго 5 и четвертого 8 входных биполярных транзисторов, а также второму 15 входу второго 12 токового зеркала, коллекторы первого 4 и второго 5 входных биполярных транзисторов согласованы со второй 13 шиной источников питания, третий 24 источник напряжения смещения подключен к базе шестого 20 входного биполярного транзистора, четвертый 25 источник напряжения смещения соединен с базой восьмого 23 входного биполярного транзистора, коллекторы третьего 7, четвертого 8, шестого 20 и седьмого 22 входных биполярных транзисторов согласованы с первой 11 шиной источников питания, коллекторы пятого 19 и восьмого 23 входных биполярных транзисторов объединены и подключены ко входу первого 10 токового зеркала, предусмотрены новые элементы и связи - в схему введены первый 26 и второй 27 дополнительные входные биполярные транзисторы, третий 28, четвертый 29, пятый 30, шестой 31, седьмой 32 и восьмой 33 дополнительные входные биполярные транзисторы другого типа проводимости, первое 34 дополнительное токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 35 и второй 36 выходы, второе 37 и третье 38 дополнительные токовые зеркала, согласованные с первой 11 шиной источников питания, первый 39, второй 40, третий 41 и четвертый 42 дополнительные источники опорного тока, первый 43, второй 44, третий 45 и четвертый 46 дополнительные источники напряжения смещения, второй 2 вход устройства подключен ко входу первого 34 дополнительного токового зеркала, первый 35 выход первого 34 дополнительного токового зеркала соединен с объединенными эмиттерами первого 26 и третьего 28 дополнительных входных биполярных транзисторов, базой пятого 30 дополнительного входного биполярного транзистора и связан с первой 11 шиной источников питания через первый 39 дополнительный источник опорного тока, второй 36 выход первого 34 дополнительного токового зеркала соединен с объединенными эмиттерами второго 27 и четвертого 29 дополнительных входных биполярных транзисторов, базой седьмого 32 дополнительного входного биполярного транзистора и связан с первой 11 шиной источников питания через второй 40 дополнительный источник опорного тока, коллекторы первого 26 и второго 27 дополнительных входных биполярных транзисторов согласованы со второй 13 шиной источников питания, базы первого 26 и второго 27 дополнительных входных биполярных транзисторов объединены и подключены к первому 43 дополнительному источнику напряжения смещения, базы третьего 28 и четвертого 29 дополнительных входных биполярных транзисторов объединены и подключены ко второму 44 дополнительному источнику напряжения смещения, коллекторы третьего 28, четвертого 29, пятого 30 и седьмого 32 дополнительных входных биполярных транзисторов согласованы с первой 11 шиной источников питания, эмиттеры пятого 30 и шестого 31 дополнительных входных биполярных транзисторов объединены и связаны со второй 13 шиной источников питания через третий 41 дополнительный источник опорного тока, эмиттеры седьмого 32 и восьмого 33 дополнительных входных биполярных транзисторов объединены и связаны со второй 13 шиной источников питания через четвертый 42 дополнительный источник опорного тока, база шестого 31 дополнительного входного биполярного транзистора подключена к третьему 45 дополнительному источнику напряжения смещения, база восьмого 33 дополнительного входного биполярного транзистора подключена к четвертому 46 дополнительному источнику напряжения смещения, коллектор шестого 31 дополнительного входного биполярного транзистора соединен с выходом второго 37 дополнительного токового зеркала и со входом третьего 38 дополнительного токового зеркала, коллектор восьмого 33 дополнительного входного биполярного транзистора подключен ко входу второго 37 дополнительного токового зеркала, выход третьего 38 дополнительного токового зеркала соединен с входом второго 12 токового зеркала.The problem is solved by the fact that in the logical element (Fig. 1), containing the first 1 and second 2 inputs of the device, the output 3 of the device, the first 4 and second 5 input bipolar transistors with combined bases, which are connected to the first 6 bias voltage source, the third 7 and fourth 8 input bipolar transistors of a different type of conductivity with combined bases, which are connected to the second 9 bias voltage source, the first 10 current mirror, matched with the first 11 power supply bus, the output of which is connected to output 3 of the device, the second 12 current mirror, matched with the second 13 power supply bus and containing the first 14, second 15 and third 16 outputs, the input of which is connected to the first 1 input of the device, the first 14 output of the second 12 current mirror is connected to the first 11 power supply bus through the first 17 reference current source, the second 15 the output of the second 12 current mirror is connected to the first 11 power supply bus through the second 18 reference source th current, the fifth 19 and sixth 20 input bipolar transistors, the emitters of which are combined and connected to the second 13 power supply bus through the third 21 reference current source, the base of the fifth 19 input bipolar transistor is connected to the combined emitters of the first 4 and third 7 input bipolar transistors, and also the first 14 input of the second 12 current mirror, the seventh 22 and eighth 23 input bipolar transistors, the emitters of which are combined and connected to the third 16 input of the second 12 current mirror, the base of the seventh 22 input bipolar transistor is connected to the combined emitters of the second 5 and fourth 8 input bipolar transistors , as well as the second 15 input of the second 12 current mirror, the collectors of the first 4 and second 5 input bipolar transistors are matched with the second 13 power supply bus, the third 24 bias voltage source is connected to the base of the sixth 20 input bipolar transistor, the fourth 25 bias voltage source is connected to the base octagon o 23 input bipolar transistors, collectors of the third 7, fourth 8, sixth 20 and seventh 22 input bipolar transistors are matched with the first 11 power supply bus, the collectors of the fifth 19 and eighth 23 input bipolar transistors are combined and connected to the input of the first 10 current mirror, new elements and connections - the first 26 and second 27 additional input bipolar transistors are introduced into the circuit, the third 28, fourth 29, fifth 30, sixth 31, seventh 32 and eighth 33 additional input bipolar transistors of a different type of conductivity, the first 34 additional current mirror, consistent the second 13 power supply bus and containing the first 35 and 36 second outputs, the second 37 and 38 third additional current mirrors, matched with the first 11 power supply bus, the first 39, the second 40, the third 41 and the fourth 42 additional reference current sources, the first 43, second 44, third 45 and fourth 46 additional bias voltage sources , the second 2 input of the device is connected to the input of the first 34 additional current mirror, the first 35 output of the first 34 additional current mirror is connected to the combined emitters of the first 26 and third 28 additional input bipolar transistors, the base of the fifth 30 additional input bipolar transistor and is connected to the first 11 source bus power supply through the first 39 additional reference current source, the second 36 output of the first 34 additional current mirror is connected to the combined emitters of the second 27 and fourth 29 additional input bipolar transistors, the base of the seventh 32 additional input bipolar transistor and is connected to the first 11 power supply bus through the second 40 additional reference current source, collectors of the first 26 and second 27 additional input bipolar transistors are matched with the second 13 power supply bus, the bases of the first 26 and second 27 additional input bipolar transistors are combined and connected to the first 43 additional source of bias voltage, the bases of the third 28 and fourth 29 additional input bipolar transistors are combined and connected to the second 44 additional source of bias voltage, the collectors of the third 28, fourth 29, fifth 30 and seventh 32 additional input bipolar transistors are matched with the first 11 source bus power supply, the emitters of the fifth 30 and sixth 31 additional input bipolar transistors are combined and connected to the second 13 power supply bus through the third 41 additional reference current source, the emitters of the seventh 32 and eighth 33 additional input bipolar transistors are combined and connected to the second 13 power supply bus through the fourth 42 additional reference current source, the base of the sixth 31 additional input bipolar transistor is connected to the third 45 additional bias voltage source, the base of the eighth 33 additional input bipolar transistor is connected to the fourth at 46 additional bias voltage source, the collector of the sixth 31 additional input bipolar transistor is connected to the output of the second 37 additional current mirror and to the input of the third 38 additional current mirror, the collector of the eighth 33 additional input bipolar transistor is connected to the input of the second 37 additional current mirror, the output of the third 38 additional current mirror connected to the input of the second 12 current mirror.

На чертеже фиг. 1 показана схема прототипа, а на чертеже фиг. 2 -схема заявляемого токового порогового элемента «вычитатель по модулю три» на биполярных транзисторах в соответствии с формулой изобретения.In the drawing of FIG. 1 shows the layout of the prototype, and the drawing of FIG. 2 - diagram of the claimed current threshold element "subtractor modulo three" on bipolar transistors in accordance with the claims.

На чертеже фиг. 3 в качестве примера представлена схема заявляемого токового порогового элемента «вычитатель по модулю три» фиг. 2 при его реализации на КМОП транзисторах. При этом было принято во внимание, что с точки зрения формальной теории электронных схем, КМОП-транзистор с n-каналом (p-каналом) как трехполюсник имеет такие же направления токов его выводов и напряжений между его выводами, что и n-p-n (p-n-p) биполярный транзистор.In the drawing of FIG. 3 as an example shows a diagram of the proposed current threshold element "subtractor modulo three" of FIG. 2 when implemented on CMOS transistors. At the same time, it was taken into account that from the point of view of the formal theory of electronic circuits, a CMOS transistor with an n-channel (p-channel) as a three-terminal network has the same directions of currents of its terminals and voltages between its terminals as n-p-n (p-n-p) bipolar transistor.

На чертеже фиг. 4 приведены осциллограммы входных и выходных сигналов схемы «вычитатель по модулю три» фиг. 2.In the drawing of FIG. 4 shows the oscillograms of the input and output signals of the modulo three subtractor circuit of FIG. 2.

Токовый пороговый элемент «вычитатель по модулю три» фиг. 2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные биполярные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные биполярные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 10 токовое зеркало, согласованное с первой 11 шиной источников питания, выход которого связан с выходом 3 устройства, второе 12 токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 14, второй 15 и третий 16 выходы, вход которого соединен с первым 1 входом устройства, первый 14 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через первый 17 источник опорного тока, второй 15 выход второго 12 токового зеркала связан с первой 11 шиной источников питания через второй 18 источник опорного тока, пятый 19 и шестой 20 входные биполярные транзисторы, эмиттеры которых объединены и связаны со второй 13 шиной источников питания через третий 21 источник опорного тока, база пятого 19 входного биполярного транзистора подключена к объединенным эмиттерам первого 4 и третьего 7 входных биполярных транзисторов, а также первому 14 входу второго 12 токового зеркала, седьмой 22 и восьмой 23 входные биполярные транзисторы, эмиттеры которых объединены и подключены к третьему 16 входу второго 12 токового зеркала, база седьмого 22 входного биполярного транзистора подключена к объединенным эмиттерам второго 5 и четвертого 8 входных биполярных транзисторов, а также второму 15 входу второго 12 токового зеркала, коллекторы первого 4 и второго 5 входных биполярных транзисторов согласованы со второй 13 шиной источников питания, третий 24 источник напряжения смещения подключен к базе шестого 20 входного биполярного транзистора, четвертый 25 источник напряжения смещения соединен с базой восьмого 23 входного биполярного транзистора, коллекторы третьего 7, четвертого 8, шестого 20 и седьмого 22 входных биполярных транзисторов согласованы с первой 11 шиной источников питания, коллекторы пятого 19 и восьмого 23 входных биполярных транзисторов объединены и подключены ко входу первого 10 токового зеркала. В схему введены первый 26 и второй 27 дополнительные входные биполярные транзисторы, третий 28, четвертый 29, пятый 30, шестой 31, седьмой 32 и восьмой 33 дополнительные входные биполярные транзисторы другого типа проводимости, первое 34 дополнительное токовое зеркало, согласованное со второй 13 шиной источников питания и содержащее первый 35 и второй 36 выходы, второе 37 и третье 38 дополнительные токовые зеркала, согласованные с первой 11 шиной источников питания, первый 39, второй 40, третий 41 и четвертый 42 дополнительные источники опорного тока, первый 43, второй 44, третий 45 и четвертый 46 дополнительные источники напряжения смещения, второй 2 вход устройства подключен ко входу первого 34 дополнительного токового зеркала, первый 35 выход первого 34 дополнительного токового зеркала соединен с объединенными эмиттерами первого 26 и третьего 28 дополнительных входных биполярных транзисторов, базой пятого 30 дополнительного входного биполярного транзистора и связан с первой 11 шиной источников питания через первый 39 дополнительный источник опорного тока, второй 36 выход первого 34 дополнительного токового зеркала соединен с объединенными эмиттерами второго 27 и четвертого 29 дополнительных входных биполярных транзисторов, базой седьмого 32 дополнительного входного биполярного транзистора и связан с первой 11 шиной источников питания через второй 40 дополнительный источник опорного тока, коллекторы первого 26 и второго 27 дополнительных входных биполярных транзисторов согласованы со второй 13 шиной источников питания, базы первого 26 и второго 27 дополнительных входных биполярных транзисторов объединены и подключены к первому 43 дополнительному источнику напряжения смещения, базы третьего 28 и четвертого 29 дополнительных входных биполярных транзисторов объединены и подключены ко второму 44 дополнительному источнику напряжения смещения, коллекторы третьего 28, четвертого 29, пятого 30 и седьмого 32 дополнительных входных биполярных транзисторов согласованы с первой 11 шиной источников питания, эмиттеры пятого 30 и шестого 31 дополнительных входных биполярных транзисторов объединены и связаны со второй 13 шиной источников питания через третий 41 дополнительный источник опорного тока, эмиттеры седьмого 32 и восьмого 33 дополнительных входных биполярных транзисторов объединены и связаны со второй 13 шиной источников питания через четвертый 42 дополнительный источник опорного тока, база шестого 31 дополнительного входного биполярного транзистора подключена к третьему 45 дополнительному источнику напряжения смещения, база восьмого 33 дополнительного входного биполярного транзистора подключена к четвертому 46 дополнительному источнику напряжения смещения, коллектор шестого 31 дополнительного входного биполярного транзистора соединен с выходом второго 37 дополнительного токового зеркала и со входом третьего 38 дополнительного токового зеркала, коллектор восьмого 33 дополнительного входного биполярного транзистора подключен ко входу второго 37 дополнительного токового зеркала, выход третьего 38 дополнительного токового зеркала соединен со входом второго 12 токового зеркала.The current threshold element "subtractor modulo three" of FIG. 2 contains the first 1 and second 2 inputs of the device, output 3 of the device, the first 4 and second 5 input bipolar transistors with combined bases, which are connected to the first 6 bias voltage source, the third 7 and fourth 8 input bipolar transistors of another type of conductivity with combined bases, which are connected to the second 9 bias voltage source, the first 10 current mirror, matched with the first 11 power supply bus, the output of which is connected to output 3 of the device, the second 12 current mirror, matched with the second 13 power supply bus and containing the first 14, the second 15 and 16 third outputs, the input of which is connected to the first 1 input of the device, the first 14 output of the second 12 current mirror is connected to the first 11 power supply bus through the first 17 reference current source, the second 15 output of the second 12 current mirror is connected to the first 11 power supply bus through the second 18 reference current source, fifth 19 and sixth 20 input bipolar transistors, emitter s which are combined and connected to the second 13 power supply bus through the third 21 reference current source, the base of the fifth 19 input bipolar transistor is connected to the combined emitters of the first 4 and third 7 input bipolar transistors, as well as the first 14 input of the second 12 current mirror, the seventh 22 and the eighth 23 input bipolar transistors, the emitters of which are combined and connected to the third 16 input of the second 12 current mirror, the base of the seventh 22 input bipolar transistor is connected to the combined emitters of the second 5 and fourth 8 input bipolar transistors, as well as the second 15 input of the second 12 current mirror, collectors the first 4 and second 5 input bipolar transistors are matched with the second 13 power supply bus, the third 24 bias voltage source is connected to the base of the sixth 20 input bipolar transistor, the fourth 25 bias voltage source is connected to the base of the eighth 23 input bipolar transistor, the collectors of the third 7, fourth th 8th, sixth 20 and seventh 22 input bipolar transistors are matched with the first 11 power supply bus, the collectors of the fifth 19 and eighth 23 input bipolar transistors are combined and connected to the input of the first 10 current mirror. The first 26 and second 27 additional input bipolar transistors are introduced into the circuit, the third 28, the fourth 29, the fifth 30, the sixth 31, the seventh 32 and the eighth 33 additional input bipolar transistors of a different type of conductivity, the first 34 additional current mirror, matched with the second 13 source bus power supply and containing the first 35 and second 36 outputs, the second 37 and third 38 additional current mirrors, matched with the first 11 power supply bus, the first 39, the second 40, the third 41 and the fourth 42 additional reference current sources, the first 43, the second 44, the third 45 and 46 additional bias voltage sources, the second 2 input of the device is connected to the input of the first 34 additional current mirror, the first 35 output of the first 34 additional current mirror is connected to the combined emitters of the first 26 and 28 third additional input bipolar transistors, the base of the fifth 30 additional input bipolar transistor and is connected to the first 11 bus power sources through the first 39 additional reference current source, the second 36 output of the first 34 additional current mirror is connected to the combined emitters of the second 27 and fourth 29 additional input bipolar transistors, the base of the seventh 32 additional input bipolar transistor and is connected to the first 11 power supply bus through the second 40 additional reference current source, the collectors of the first 26 and second 27 additional input bipolar transistors are matched with the second 13 power supply bus, the bases of the first 26 and second 27 additional input bipolar transistors are combined and connected to the first 43 additional bias voltage source, the bases of the third 28 and fourth 29 additional input bipolar transistors are combined and connected to the second 44 additional bias voltage source, the collectors of the third 28, fourth 29, fifth 30 and seventh 32 additional input bipolar transistors are matched with the first th 11 power supply bus, the emitters of the fifth 30 and sixth 31 additional input bipolar transistors are combined and connected to the second 13 power supply bus through the third 41 additional reference current source, the emitters of the seventh 32 and eighth 33 additional input bipolar transistors are combined and connected to the second 13 bus power sources through the fourth 42 additional reference current source, the base of the sixth 31 additional input bipolar transistor is connected to the third 45 additional bias voltage source, the base of the eighth 33 additional input bipolar transistor is connected to the fourth 46 additional bias voltage source, the collector of the sixth 31 additional input bipolar transistor is connected with the output of the second 37 additional current mirror and with the input of the third 38 additional current mirror, the collector of the eighth 33 additional input bipolar transistor is connected to the input of the second 37 additional telny current mirror, the output of the third 38 additional current mirror is connected to the input of the second 12 current mirror.

На чертеже фиг. 3 в качестве примера приведена схема заявляемого токового порогового элемента «вычитатель по модулю три» для случая, когда в качестве первого 4, второго 5, третьего 7, четвертого 8, пятого 19, шестого 20, седьмого 22 и восьмого 23 входных биполярных транзисторов, а также первого 26, второго 27, третьего 28, четвертого 29, пятого 30, шестого 31, седьмого 32 и восьмого 33 дополнительных входных биполярных транзисторов используются полевые КМОП-транзисторы, причем исток каждого из вышеназванных полевых КМОП-транзисторов соответствует эмиттеру, затвор - базе, а сток - коллектору биполярного транзистора [19].In the drawing of FIG. 3 as an example shows the diagram of the claimed current threshold element "subtractor modulo three" for the case when the first 4, the second 5, the third 7, the fourth 8, the fifth 19, the sixth 20, the seventh 22 and the eighth 23 input bipolar transistors, and also the first 26, the second 27, the third 28, the fourth 29, the fifth 30, the sixth 31, the seventh 32 and the eighth 33 additional input bipolar transistors, CMOS field-effect transistors are used, and the source of each of the above-mentioned CMOS field-effect transistors corresponds to the emitter, the gate to the base, and the drain to the collector of the bipolar transistor [19].

Рассмотрим работу предлагаемой схемы ЛЭ фиг. 2.Consider the operation of the proposed LE scheme of Fig. 2.

Вычитатель по модулю три (фиг. 2) может быть реализован следующим выражением:The subtractor modulo three (Fig. 2) can be implemented by the following expression:

Таблица истинности функции «Вычитатель по модулю три»:The truth table of the function "Subtractor modulo three": x₁ x ₁ 00 1one 22 00 1one 22 00 1one 22 x₂ _x2 00 1one 22 x₁ ⁽³⁾x₂ x ₁ ⁽ ³ ⁾ x ₂ 00 1one 22 22 00 1one 1one 22 00

При значности 3 «сумматор по модулю три» [15] преобразуется в «вычитатель по модулю три» путем преобразования вычитаемого (

соответствии с таблицей истинности:With a value of 3, the "adder modulo three" [15] is converted to the "subtractor modulo three" by converting the subtrahend (

according to the truth table:

0 one 2

0 2 one

Это преобразование может быть описано формулой:This transformation can be described by the formula:

Входная переменная «x₁» в виде кванта втекающего тока поступает на первый 1 вход устройства и далее на вход второго 12 токового зеркала. Выходной сигнал с первого 14 выхода второго 12 токового зеркала подается на объединенные эмиттеры первого 4 и третьего 7 входных биполярных транзисторов, а также на базу пятого 19 входного биполярного транзистора, где вычитается втекающий ток первого 17 источника опорного тока. Режимы работы первого 4 и третьего 7 входных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Пятый 19 и шестой 20 входные биполярные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу шестого 19 входного биполярного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x₁ c пороговым уровнем 3,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При положительной разности сигналов x₁ - 3,5I₀ток третьего 21 источника опорного тока через коллектор шестого 20 входного биполярного транзистора в виде кванта тока подается на вход первого 10 токового зеркала. Выходной сигнал со второго 15 выхода второго 12 токового зеркала подается на объединенные эмиттеры второго 5 и четвертого 8 входных биполярных транзисторов, а также на базу седьмого 22 входного биполярного транзистора, где вычитается втекающий ток второго 18 источника опорного тока. Режимы работы второго 5 и четвертого 8 входных биполярных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Седьмой 22 и восьмой 23 входные биполярные транзисторы образуют ДК, переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу восьмого 23 входного биполярного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x₁ c пороговым уровнем 2,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При отрицательной разности сигналов x₁ - 2,5I₀ ток с третьего 16 выхода второго 12 токового зеркала через коллектор восьмого 23 входного транзистора в виде тока, задаваемого выходным током третьего 16 выхода второго 12 токового зеркала подается на вход первого 10 токового зеркала, где суммируется с выходным током пятого 19 входного биполярного транзистора, а затем передается на выход 3 устройства. Входная переменная «x₂» в виде кванта втекающего тока поступает на второй 2 вход устройства и далее на вход первого 34 дополнительного токового зеркала. Выходной сигнал с первого 35 выхода первого 34 дополнительного токового зеркала подается на объединенные эмиттеры первого 26 и третьего 28 дополнительных входных биполярных транзисторов, а также на базу пятого 30 дополнительного входного биполярного транзистора, где вычитается втекающий ток первого 39 дополнительного источника опорного тока. Режимы работы первого 26 и третьего 28 дополнительных входных биполярных транзисторов задаются значениями напряжений первого 43 и второго 44 дополнительных источников напряжения смещения. Пятый 30 и шестой 31 дополнительные входные биполярные транзисторы образуют ДК, переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу шестого 31 дополнительного входного биполярного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x₁ c пороговым уровнем 0,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При положительной разности сигналов x₁ - 0,5 ток третьего 41 дополнительного источника опорного тока через коллектор шестого 31 дополнительного входного биполярного транзистора в виде кванта тока подается на вход третьего 38 дополнительного токового зеркала. Выходной сигнал со второго 36 выхода первого 34 дополнительного токового зеркала подается на объединенные эмиттеры второго 27 и четвертого 29 дополнительных входных биполярных транзисторов, а также на базу седьмого 32 дополнительного входного биполярного транзистора, где вычитается втекающий ток второго 40 дополнительного источника опорного тока. Режимы работы второго 27 и четвертого 29 дополнительных входных биполярных транзисторов задаются значениями напряжений первого 43 и второго 44 дополнительных источников напряжения смещения. Седьмой 32 и восьмой 33 дополнительные входные биполярные транзисторы образуют ДК, переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу восьмого 33 дополнительного входного биполярного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x₂c пороговым уровнем 1,5I₀. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I₀. При отрицательной разности сигналов x₂ - 1,5 ток четвертого 42 дополнительного источника опорного тока через коллектор восьмого 33 дополнительного входного биполярного транзистора в виде кванта тока подается на вход второго 37 дополнительного токового зеркала, где преобразуется в равный ему втекающий ток. Ток с выхода второго 37 дополнительного токового зеркала вычитается из кванта тока с коллектора четвертого 31 дополнительного входного биполярного транзистора и подается на вход третьего 38 дополнительного токового зеркала, где преобразуется в равный ему втекающий ток, а затем передается на вход второго 12 токового зеркала.The input variable "x ₁ "in the form of a quantum of the incoming current is fed to the first 1 input of the device and then to the input of the second 12 current mirror. The output signal from the first 14 output of the second 12 current mirror is fed to the combined emitters of the first 4 and third 7 input bipolar transistors, as well as to the base of the fifth 19 input bipolar transistor, where the inflowing current of the first 17 reference current source is subtracted. Modes of operation of the first 4 and third 7 input transistors are set by the voltage values of the first 6 and second 9 bias voltage sources. Fifth 19 and sixth 20 input bipolar transistors form a differential cascade (DC), switching collector currents of these transistors is determined by the signal coming to the base of the sixth 19 input bipolar transistor. DC in this case performs the functions of a threshold element, comparing the variable x ₁ with the threshold level 3.5I ₀ . The choice of such a threshold level ensures the independence of the results of signal conversion from conversion errors within 0.5 current quantum I ₀ . With a positive signal difference x ₁ - 3,5I ₀ the current of the third 21 reference current source through the collector of the sixth 20 input bipolar transistor in the form of a current quantum is fed to the input of the first 10 current mirror. The output signal from the second 15 output of the second 12 current mirror is fed to the combined emitters of the second 5 and fourth 8 input bipolar transistors, as well as to the base of the seventh 22 input bipolar transistor, where the inflowing current of the second 18 reference current source is subtracted. Modes of operation of the second 5 and fourth 8 input bipolar transistors are set by the voltage values of the first 6 and second 9 bias voltage sources. The seventh 22 and eighth 23 input bipolar transistors form a DC, the switching of the collector currents of these transistors is determined by the signal coming to the base of the eighth 23 input bipolar transistor. DC in this case performs the functions of a threshold element, comparing the variable x ₁ with the threshold level 2.5I ₀ . The choice of such a threshold level ensures the independence of the results of signal conversion from conversion errors within 0.5 current quantum I ₀ . With a negative signal difference x ₁ - 2,5I ₀ the current from the third 16 output of the second 12 current mirror through the collector of the eighth 23 input transistor in the form of a current set by the output current of the third 16 output of the second 12 current mirror is fed to the input of the first 10 current mirror, where it is added with the output current of the fifth 19 input bipolar transistor, and then transferred to the output 3 of the device. The input variable "x ₂ "in the form of a quantum of the incoming current is fed to the second 2 input of the device and then to the input of the first 34 additional current mirror. The output signal from the first 35 output of the first 34 additional current mirror is fed to the combined emitters of the first 26 and third 28 additional input bipolar transistors, as well as to the base of the fifth 30 additional input bipolar transistor, where the inflowing current of the first 39 additional reference current source is subtracted. The modes of operation of the first 26 and third 28 additional input bipolar transistors are set by the voltage values of the first 43 and second 44 additional bias voltage sources. The fifth 30 and sixth 31 additional input bipolar transistors form a DC, the switching of the collector currents of these transistors is determined by the signal arriving at the base of the sixth 31 additional input bipolar transistor. DC in this case performs the functions of a threshold element, comparing the variable x ₁ with the threshold level 0.5I ₀ . The choice of such a threshold level ensures the independence of the results of signal conversion from conversion errors within 0.5 current quantum I ₀ . With a positive signal difference x ₁ - 0.5, the current of the third 41 additional reference current source through the collector of the sixth 31 additional input bipolar transistor in the form of a current quantum is fed to the input of the third 38 additional current mirror. The output signal from the second 36 output of the first 34 additional current mirror is fed to the combined emitters of the second 27 and fourth 29 additional input bipolar transistors, as well as to the base of the seventh 32 additional input bipolar transistor, where the inflowing current of the second 40 additional reference current source is subtracted. Modes of operation of the second 27 and fourth 29 additional input bipolar transistors are set by the voltage values of the first 43 and second 44 additional bias voltage sources. The seventh 32 and eighth 33 additional input bipolar transistors form a DC, the switching of the collector currents of these transistors is determined by the signal coming to the base of the eighth 33 additional input bipolar transistor. DC in this case performs the functions of a threshold element, comparing the variable x ₂ with the threshold level 1.5I ₀ . The choice of such a threshold level ensures the independence of the results of signal conversion from conversion errors within 0.5 current quantum I ₀ . With a negative signal difference x ₂ - 1.5, the current of the fourth 42 additional reference current source through the collector of the eighth 33 additional input bipolar transistor in the form of a current quantum is fed to the input of the second 37 additional current mirror, where it is converted into an equal inflowing current. The current from the output of the second 37 additional current mirror is subtracted from the current quantum from the collector of the fourth 31 additional input bipolar transistor and is fed to the input of the third 38 additional current mirror, where it is converted into an equal flowing current, and then transferred to the input of the second 12 current mirror.

Показанные на фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.Shown in FIG. 5, the simulation results confirm the indicated properties of the proposed scheme.

Таким образом, рассмотренное схемотехническое решение токового порогового элемента «вычитатель по модулю три» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.Thus, the considered circuit solution of the current threshold element "subtractor modulo three" is characterized by a multi-valued state of internal signals and signals at its current inputs and outputs, which can be used as the basis for computing and control devices using multi-valued linear algebra, a special case of which is Boolean algebra.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКREFERENCES

1. Патент US 5.742.154, 1998 г.1. Patent US 5.742.154, 1998

2. Патентная заявка US 2007/0018694, 2007 г.2. Patent application US 2007/0018694, 2007

3. Патент US 6.414.519, 2002 г.3. Patent US 6.414.519, 2002

4. Патент US 6.566.912, 2003 г.4. Patent US 6.566.912, 2003

5. Патент US 6.700.413, 2004 г.5. Patent US 6.700.413, 2004

6. Патентная заявка US 2004/0263210, 2004 г.6. Patent application US 2004/0263210, 2004

7. Патент US 6.680.625, 2004 г.7. Patent US 6.680.625, 2004

8. Патент SU 1621164, 1991 г.8. Patent SU 1621164, 1991

9. Патент US 6.573.758, 2003 г.9. Patent US 6.573.758, 2003

10. Патент US 5.155.387, 1992 г.10. Patent US 5.155.387, 1992

11. Патент US 4.713.790, 1987 г.11. Patent US 4.713.790, 1987

12. Патент US 5.608.741, 1997 г.12. Patent US 5.608.741, 1997

13. Патент US 4.185.210, fig.2, 1980 г.13. Patent US 4.185.210, fig.2, 1980

14. Патент US 3.040.192, fig.1. 1962 г.14. Patent US 3.040.192, fig.1. 1962

15. Патент RU 2725165, fig.2, 2020 г.15. Patent RU 2725165, fig.2, 2020

16. Патент RU 2729887, fig.2, 2020 г.16. Patent RU 2729887, fig.2, 2020

17. Патент RU 2725165, fig.2, 2020 г.17. Patent RU 2725165, fig.2, 2020

18. Патент RU 2725149, fig.2, 2020 г.18. Patent RU 2725149, fig.2, 2020

19. Current Threshold Elements of Cyclic Shift for Constructing Specialized IP-Memory Modules in Automation and Systems for Tolerance Control of Analog Signals / N. V. Butyrlagin, N. I. Chernov, N. N. Prokopenko and V. Ya. Yugai, Journal of Physics: Conference Series, Volume 1443, International Conference for Young Scientists, Issues of Physics and Technology in Science, Power Industry and Medicine, 30 September to 5 October 2019, Tomsk, Russia, pp. 1-7. DOI: 10.1088/1742-6596/1443/1/012010.19. Current Threshold Elements of Cyclic Shift for Constructing Specialized IP-Memory Modules in Automation and Systems for Tolerance Control of Analog Signals / N. V. Butyrlagin, N. I. Chernov, N. N. Prokopenko and V. Ya. Yugai, Journal of Physics: Conference Series, Volume 1443, International Conference for Young Scientists, Issues of Physics and Technology in Science, Power Industry and Medicine, 30 September to 5 October 2019, Tomsk, Russia, pp. 1-7. DOI: 10.1088/1742-6596/1443/1/012010.

20. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.20. Chernov N.I. Fundamentals of the theory of logical synthesis of digital structures over the field of real numbers // Monograph. - Taganrog: TRTU, 2001. - 147 p.

21. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004г., 118 с.21. Chernov N.I. Linear synthesis of digital structures ASOIU ”/ / Tutorial Taganrog. - TRTU, 2004, 118 p.

22. Чернов Н.И., Прокопенко Н. Н., Бутырлагин Н.В., Югай В.Я. Двузначные и многозначные токовые логические элементы и вычислительные модули: монография. - М.: СОЛОН-Пресс, 2022. - 268 с.22. N. I. Chernov, N. N. Prokopenko, N. V. Butyrlagin, and V. Ya. Two-valued and multivalued current logic elements and computing modules: monograph. - M.: SOLON-Press, 2022. - 268 p.

23. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. - Изд. 2-е. - М.: Издательство БИНОМ 2014. - с. 126.23. Horowitz P., Hill W. The art of circuitry: Per. from English. - Ed. 2nd. - M.: Publishing house BINOM 2014. - p. 126.

Claims

The modulo three subtractor current threshold element containing the first (1) and second (2) inputs of the device, the output (3) of the device, the first (4) and second (5) input bipolar transistors with combined bases, which are connected to the first ( 6) bias voltage source, the third (7) and fourth (8) input bipolar transistors of another type of conductivity with combined bases, which are connected to the second (9) bias voltage source, the first (10) current mirror matched with the first (11) bus power sources, the output of which is connected to the output (3) of the device, the second (12) current mirror, matched with the second (13) power supply bus and containing the first (14), second (15) and third (16) outputs, the input of which is connected with the first (1) input of the device, the first (14) output of the second (12) current mirror is connected to the first (11) power supply bus through the first (17) reference current source, the second (15) output of the second (12) current mirror is connected to the first (11) power supply rail through the second (18) reference current source, the fifth (19) and sixth (20) input bipolar transistors, the emitters of which are combined and connected to the second (13) power supply bus through the third (21) reference current source, the base of the fifth (19) the input bipolar transistor is connected to the combined emitters of the first (4) and third (7) input bipolar transistors, as well as the first (14) input of the second (12) current mirror, the seventh (22) and eighth (23) input bipolar transistors, the emitters of which are combined and connected to the third (16) input of the second (12) current mirror, the base of the seventh (22) input bipolar transistor is connected to the combined emitters of the second (5) and fourth (8) input bipolar transistors, as well as to the second (15) input of the second (12 ) current mirror, the collectors of the first (4) and second (5) input bipolar transistors are matched with the second (13) power supply bus, the third (24) bias voltage source is connected to the base of the sixth (20) input bipolar th transistor, the fourth (25) bias voltage source is connected to the base of the eighth (23) input bipolar transistor, the collectors of the third (7), fourth (8), sixth (20) and seventh (22) input bipolar transistors are matched with the first (11) power supply bus, the collectors of the fifth (19) and eighth (23) input bipolar transistors are combined and connected to the input of the first (10) current mirror, characterized in that the first (26) and second (27) additional input bipolar transistors are introduced into the circuit, third (28), fourth (29), fifth (30), sixth (31), seventh (32) and eighth (33) additional input bipolar transistors of a different type of conductivity, the first (34) additional current mirror matched with the second (13 ) power supply bus and containing the first (35) and second (36) outputs, the second (37) and third (38) additional current mirrors, matched with the first (11) power supply bus, the first (39), second (40), third (41) and fourth (42) add reference current sources, the first (43), second (44), third (45) and fourth (46) additional bias voltage sources, the second (2) input of the device is connected to the input of the first (34) additional current mirror, the first (35) the output of the first (34) additional current mirror is connected to the combined emitters of the first (26) and third (28) additional input bipolar transistors, the base of the fifth (30) additional input bipolar transistor and is connected to the first (11) power supply bus through the first (39) additional reference current source, the second (36) output of the first (34) additional current mirror is connected to the combined emitters of the second (27) and fourth (29) additional input bipolar transistors, the base of the seventh (32) additional input bipolar transistor and is connected to the first (11 ) power supply bus through the second (40) additional reference current source, collectors of the first (26) and second (27) additional input bipolar t transistors are matched with the second (13) power supply bus, the bases of the first (26) and second (27) additional input bipolar transistors are combined and connected to the first (43) additional bias voltage source, the bases of the third (28) and fourth (29) additional input bipolar transistors are combined and connected to the second (44) additional bias voltage source, collectors of the third (28), fourth (29), fifth (30) and seventh (32) additional input bipolar transistors are matched with the first (11) power supply bus, emitters the fifth (30) and sixth (31) additional input bipolar transistors are combined and connected to the second (13) power supply bus through the third (41) additional reference current source, the emitters of the seventh (32) and eighth (33) additional input bipolar transistors are combined and connected to the second (13) power supply bus through the fourth (42) additional reference current source, the base of the sixth (31) to of the additional input bipolar transistor is connected to the third (45) additional bias voltage source, the base of the eighth (33) additional input bipolar transistor is connected to the fourth (46) additional bias voltage source, the collector of the sixth (31) additional input bipolar transistor is connected to the output of the second (37 ) of an additional current mirror and with the input of the third (38) additional current mirror, the collector of the eighth (33) additional input bipolar transistor is connected to the input of the second (37) additional current mirror, the output of the third (38) additional current mirror is connected to the input of the second (12) current mirror.