RU2547225C1 - Multidigit logical element of cyclic shift - Google Patents
Multidigit logical element of cyclic shift Download PDFInfo
- Publication number
- RU2547225C1 RU2547225C1 RU2014115556/08A RU2014115556A RU2547225C1 RU 2547225 C1 RU2547225 C1 RU 2547225C1 RU 2014115556/08 A RU2014115556/08 A RU 2014115556/08A RU 2014115556 A RU2014115556 A RU 2014115556A RU 2547225 C1 RU2547225 C1 RU 2547225C1
- Authority
- RU
- Russia
- Prior art keywords
- current
- output
- current mirror
- input
- source
- Prior art date
Links
Images
Abstract
Description
Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.The present invention relates to the field of computer engineering, automation, communication and can be used in various digital structures and systems of automatic control, transmission of digital information, etc.
В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9], реализующих функцию логической обработки входных токовых переменных.In various analog-digital computing and control devices, transistor cascades for transforming input logical variables (currents) implemented on the basis of current mirrors are widely used [1-14]. These functional units are used, for example, in the input stages of operational signal converters with the so-called "current negative feedback" [1-14], as well as independent nonlinear input current converters without feedback circuits [9], which implement the input processing logic function current variables.
В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.In [15], as well as in the monographs of the co-author of this application [16-17], it was shown that Boolean algebra is a special case of a more general linear algebra, the practical implementation of which in the structure of computing and logical devices of automation of a new generation requires the creation of a special element base implemented on based on logic with a multi-valued internal representation of signals, in which the current quantum is the equivalent of a standard logic signal. The inventive device relates to this type of logic elements.
Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5.742.154, структура которого присутствует во многих других патентах [1-14]. Он содержит вход 1 и выход 2 устройства, первый 3 и второй 4 выходные транзисторы с объединенными базами, которые подключены к первому 5 источнику напряжения смещения, третий 6 и четвертый 7 выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 8 источнику напряжения смещения, причем эмиттеры первого 3 и третьего 6 выходных транзисторов объединены, а эмиттеры второго 4 и четвертого 7 выходных транзисторов связаны друг с другом, первый 9 источник опорного тока, первое 10 токовое зеркало, согласованное с первой 11 шиной источника питания, второе 12 токовое зеркало, согласованное с первой 11 шиной источника питания, причем коллектор третьего 6 выходного транзистора соединен со входом первого 10 токового зеркала, третье 13 токовое зеркало, согласованное со второй 14 шиной источника питания.The closest prototype of the claimed device is a logic element presented in US patent 5.742.154, the structure of which is present in many other patents [1-14]. It contains
Существенный недостаток известного устройства состоит в том, что он не реализует функцию циклического сдвига многозначной входной переменной (x1), соответствующей многоуровневым значениям входного тока Iin. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.A significant disadvantage of the known device is that it does not implement the cyclic shift function of a multi-valued input variable (x 1 ) corresponding to multi-level values of the input current I in . This does not allow on its basis to create a complete basis of computer technology, operating on the principles of converting multivalued current signals.
Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего циклический сдвиг многозначной входной логической переменной (x1), в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].The main objective of the invention is to create a logical element that provides a cyclic shift of a multi-valued input logical variable (x 1 ), in which the internal transformation of information is carried out in a multi-valued current form of signals. Ultimately, this allows to increase the speed of information conversion devices and create an elemental base of computing devices operating on the principles of multivalued linear algebra [16-17].
Поставленная задача решается тем, что в известном логическом элементе (фиг.1), содержащем вход 1 и выход 2 устройства, первый 3 и второй 4 выходные транзисторы с объединенными базами, которые подключены к первому 5 источнику напряжения смещения, третий 6 и четвертый 7 выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 8 источнику напряжения смещения, причем эмиттеры первого 3 и третьего 6 выходных транзисторов объединены, а эмиттеры второго 4 и четвертого 7 выходных транзисторов связаны друг с другом, первый 9 источник опорного тока, первое 10 токовое зеркало, согласованное с первой 11 шиной источника питания, второе 12 токовое зеркало, согласованное с первой 11 шиной источника питания, причем коллектор третьего 6 выходного транзистора соединен со входом первого 10 токового зеркала, третье 13 токовое зеркало, согласованное со второй 14 шиной источника питания, предусмотрены новые элементы и связи - третье 13 токовое зеркало содержит первый 15 и второй 16 токовые выходы, вход третьего 13 токового зеркала соединен со входом 1 устройства, первый 15 токовый выход третьего 13 токового зеркала подключен к объединенным эмиттерами первого 3 и третьего 6 выходных транзисторов и через дополнительный источник опорного тока 17 связан со второй 11 шиной источника питания, коллекторы первого 3 и второго 4 выходных транзисторов соединены со второй 14 шиной источника питания, токовый выход второго 12 токового зеркала связан с выходом устройства 2, коллектор четвертого 7 выходного транзистора подключен ко входу второго 12 токового зеркала, коллектор третьего 6 выходного транзистора подключен ко входу первого 10 токового зеркала, выход первого 10 токового зеркала соединен с объединенными эмиттерами второго 4 и третьего 7 выходных транзисторов и через первый 9 источник опорного тока связан со второй 14 шиной источника питания, второй 16 токовый выход третьего 13 токового зеркала подключен к токовому выходу первого 10 токового зеркала.The problem is solved in that in the well-known logical element (figure 1) containing the
Схема известного устройства показана на фиг.1. A diagram of a known device is shown in figure 1.
На фиг.2 представлена схема заявляемого устройства в соответствии с формулой изобретения.Figure 2 presents a diagram of the inventive device in accordance with the claims.
На фиг.3 приведена схема исследованного в среде MC9 заявляемого устройства фиг.2 с конкретным выполнением его функциональных узлов 10, 12, 13 на биполярных транзисторах.Figure 3 shows a diagram of the inventive device of Figure 2 investigated in the MC9 environment with a specific implementation of its
На фиг.4 приведены результаты компьютерного моделирования схемы фиг.3 для случая, когда входная многозначная переменная (x1) имеет три уровня токов.Figure 4 shows the results of computer simulation of the circuit of figure 3 for the case when the input multi-valued variable (x 1 ) has three current levels.
На фиг.5 приведена схема фиг.3 в среде Cadence на моделях транзисторов по технологии Zarlink HJV.Figure 5 shows a diagram of figure 3 in a Cadence environment on transistor models using Zarlink HJV technology.
На фиг.6 приведены результаты компьютерного моделирования схемы фиг.5 в среде Cadence на моделях транзисторов по технологии Zarlink HJV.Figure 6 shows the results of computer simulation of the circuit of figure 5 in a Cadence environment on transistor models using Zarlink HJV technology.
Многозначный логический элемент циклического сдвига фиг.2 содержит вход 1 и выход 2 устройства, первый 3 и второй 4 выходные транзисторы с объединенными базами, которые подключены к первому 5 источнику напряжения смещения, третий 6 и четвертый 7 выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 8 источнику напряжения смещения, причем эмиттеры первого 3 и третьего 6 выходных транзисторов объединены, а эмиттеры второго 4 и четвертого 7 выходных транзисторов связаны друг с другом, первый 9 источник опорного тока, первое 10 токовое зеркало, согласованное с первой 11 шиной источника питания, второе 12 токовое зеркало, согласованное с первой 11 шиной источника питания, причем коллектор третьего 6 выходного транзистора соединен со входом первого 10 токового зеркала, третье 13 токовое зеркало, согласованное со второй 14 шиной источника питания. Третье 13 токовое зеркало содержит первый 15 и второй 16 токовые выходы, вход третьего 13 токового зеркала соединен со входом 1 устройства, первый 15 токовый выход третьего 13 токового зеркала подключен к объединенным эмиттерам первого 3 и третьего 6 выходных транзисторов и через дополнительный источник опорного тока 17 связан со второй 11 шиной источника питания, коллекторы первого 3 и второго 4 выходных транзисторов соединены со второй 14 шиной источника питания, токовый выход второго 12 токового зеркала связан с выходом устройства 2, коллектор четвертого 7 выходного транзистора подключен ко входу второго 12 токового зеркала, коллектор третьего 6 выходного транзистора подключен ко входу первого 10 токового зеркала, выход первого 10 токового зеркала соединен с объединенными эмиттерами второго 4 и третьего 7 выходных транзисторов и через первый 9 источник опорного тока связан со второй 14 шиной источника питания, второй 16 токовый выход третьего 13 токового зеркала подключен к токовому выходу первого 10 токового зеркала. Двухполюсник 18 моделирует свойства нагрузки заявляемого логического элемента.The multi-valued logic element of the cyclic shift of FIG. 2 comprises an
На фиг.2, в соответствии с п.2 формулы изобретения, коэффициент передачи по току второго 12 токового зеркала близок к трем единицам.In figure 2, in accordance with
Рассмотрим работу устройства фиг.2, которое выполняет логическую операцию циклического сложения (сложения по модулю k) k-значной входной переменной с единицей (k=1, 2,…). Операция циклического сложения может быть описана выражениемConsider the operation of the device of figure 2, which performs the logical operation of cyclic addition (addition modulo k) of a k-valued input variable with unity (k = 1, 2, ...). The operation of cyclic addition can be described by the expression
где k - значность логики, которая определяется как арифметическая сумма двух слагаемых «x» и «1» за вычетом k в случае, когда эта сумма превышает значность логики. Конкретное значение k определяется назначением устройства. Например, для двоичной переменной (k=2) получим выражение:where k is the value of logic, which is defined as the arithmetic sum of the two terms “x” and “1” minus k in the case when this sum exceeds the value of logic. The specific value of k is determined by the purpose of the device. For example, for a binary variable (k = 2) we get the expression:
При k=3 выражение (1) приобретает вид:When k = 3, expression (1) takes the form:
и т.д.etc.
Рассмотрим далее работу устройства фиг.2 при k=3.Let us further consider the operation of the device of figure 2 with k = 3.
Входная переменная «x» в виде кванта втекающего тока поступает на вход 1 устройства и далее - на вход третьего токового зеркала 13. С помощью третьего токового зеркала 13 входной втекающий квант тока x преобразуется в квант вытекающего тока, размножается и поступает на выходы 15 и 16 этого токового зеркала.The input variable "x" in the form of a quantum of the incoming current is fed to the
Слагаемое 3(x÷1) реализуется следующим образом.The term 3 (x ÷ 1) is implemented as follows.
Из кванта вытекающего тока с выхода 15 третьего токового зеркала 13 вычитается квант втекающего тока дополнительного источника опорного тока 17. Разностный ток поступает на объединенные эмиттеры первого 3 и третьего 6 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 5 и второго 8 источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов дополнительного источника опорного тока 17 и первого токового зеркала 10. Разностный сигнал с коллектора третьего выходного транзистора 6 в виде кванта втекающего тока подается на первое токовое зеркало 10, где преобразуется в равный ему квант вытекающего тока.From the quantum of the outgoing current from the output 15 of the third
Реализация алгебраического суммирования слагаемых в соответствии с приведенным выше выражением производится монтажным объединением вытекающего тока с выхода 16 третьего токового зеркала 13, вытекающего тока первого источника тока 9 и втекающего тока с выхода первого токового зеркала 10. Разностный ток поступает на объединенные эмиттеры второго 4 и четвертого 7 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 5 и второго 8 источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов второго токового зеркала 12. Разностный сигнал с коллектора четвертого выходного транзистора 7 в виде кванта вытекающего тока подается на второе токовое зеркало 12, где преобразуется в равный ему квант втекающего тока и подается на выход устройства 2.The implementation of the algebraic summation of the terms in accordance with the above expression is made by assembling the outgoing current from the output 16 of the third
Показанные на фиг.4 и 6 результаты моделирования подтверждают указанные свойства заявляемой схемы.Shown in figures 4 and 6, the simulation results confirm these properties of the claimed circuit.
Таким образом, рассмотренное схемотехническое решение многозначного логического элемента циклического сдвига входной многозначной логической переменной x1 характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.Thus, the considered circuitry of the multi-valued logic element of the cyclic shift of the input multi-valued logical variable x 1 is characterized by the multi-valued state of internal signals and signals at its current inputs and outputs, which can be the basis for computing and control devices using multi-valued linear algebra, a particular case of which is Boolean algebra.
БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST
1. Патент US 8.159.304, fig.51. Patent US 8.159.304, fig. 5
2. Патент US №5.977.829, fig.12. US patent No. 5.977.829, fig.1
3. Патент US №5.789.982, fig.23. US patent No. 5.789.982, fig.2
4. Патент US №5.140.2824. US patent No. 5.140.282
5. Патент US №6.624.701, fig.45. US patent No. 6.624.701, fig.4
6. Патент US №6.529.0786. US patent No. 6.529.078
7. Патент US №5.734.2947. US patent No. 5.734.294
8. Патент US №5.557.2208. US patent No. 5.557.220
9. Патент US №6.624.7019. US patent No. 6.624.701
10. Патент RU №231929610. Patent RU No. 2319296
11. Патент RU №243622411. Patent RU No. 2436224
12. Патент RU №231929612. Patent RU No. 2319296
13. Патент RU №232115713. Patent RU No. 2321157
14. Патент RU №238309914. Patent RU No. 2383099
15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.15. Malyugin V.D. Realization of Boolean functions by arithmetic polynomials // Automation and Remote Control, 1982. No. 4. S. 84-93.
16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.16. Chernov N.I. Fundamentals of the theory of the logical synthesis of digital structures over the field of real numbers // Monograph. - Taganrog: TRTU, 2001 .-- 147 p.
17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие. Таганрог: ТРТУ, 2004 г., 118 с.17. Chernov N.I. Linear synthesis of digital structures ASOIU "// Textbook. Taganrog: TRTU, 2004, 118 p.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014115556/08A RU2547225C1 (en) | 2014-04-17 | 2014-04-17 | Multidigit logical element of cyclic shift |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014115556/08A RU2547225C1 (en) | 2014-04-17 | 2014-04-17 | Multidigit logical element of cyclic shift |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2547225C1 true RU2547225C1 (en) | 2015-04-10 |
Family
ID=53296220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2014115556/08A RU2547225C1 (en) | 2014-04-17 | 2014-04-17 | Multidigit logical element of cyclic shift |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2547225C1 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2615069C1 (en) * | 2015-12-22 | 2017-04-03 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Rs-trigger |
RU2693639C1 (en) * | 2018-12-20 | 2019-07-03 | федеральное государственное бюджетное образовательное учреждение высшего образо-вания "Донской государственный технический университет" (ДГТУ) | Current threshold logic element of cyclic direct shift |
RU2693590C1 (en) * | 2018-12-20 | 2019-07-03 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Current threshold logic element of reverse cyclic shift |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU928651A1 (en) * | 1980-06-18 | 1982-05-15 | Физико-Механический Институт Ан Усср | Injection-type quaternary multiplier |
US5742154A (en) * | 1995-06-30 | 1998-04-21 | Maxim Integrated Products | Multi-stage current feedback amplifier |
RU2419174C1 (en) * | 2009-09-14 | 2011-05-20 | Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" | Device of controlled cyclic shift |
-
2014
- 2014-04-17 RU RU2014115556/08A patent/RU2547225C1/en not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU928651A1 (en) * | 1980-06-18 | 1982-05-15 | Физико-Механический Институт Ан Усср | Injection-type quaternary multiplier |
US5742154A (en) * | 1995-06-30 | 1998-04-21 | Maxim Integrated Products | Multi-stage current feedback amplifier |
RU2419174C1 (en) * | 2009-09-14 | 2011-05-20 | Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" | Device of controlled cyclic shift |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2615069C1 (en) * | 2015-12-22 | 2017-04-03 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Rs-trigger |
RU2693639C1 (en) * | 2018-12-20 | 2019-07-03 | федеральное государственное бюджетное образовательное учреждение высшего образо-вания "Донской государственный технический университет" (ДГТУ) | Current threshold logic element of cyclic direct shift |
RU2693590C1 (en) * | 2018-12-20 | 2019-07-03 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Current threshold logic element of reverse cyclic shift |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106815636B (en) | A kind of neuron circuit based on memristor | |
RU2615069C1 (en) | Rs-trigger | |
Woo et al. | A cytomorphic chip for quantitative modeling of fundamental bio-molecular circuits | |
RU2547225C1 (en) | Multidigit logical element of cyclic shift | |
RU2549142C1 (en) | Logic element for equality comparison of two multi-value variables | |
Vranesic et al. | Engineering aspects of multi-valued logic systems | |
RU2547233C1 (en) | Logical element of loose comparison for inequality of two multivalued variables | |
RU2553071C1 (en) | Multi-valued logical gate of reverse end-around shift | |
RU2546078C1 (en) | MULTIVALUED MODULUS k ADDER | |
RU2506695C1 (en) | "exclusive or" logic element with multidigit internal signal presentation | |
RU2506696C1 (en) | Majority decision element with multidigit internal signal presentation | |
RU2712412C1 (en) | Current threshold logic element "equivalence" | |
RU2546085C1 (en) | LOGICAL COMPARISON ELEMENT OF k-DIGIT VARIABLE WITH THRESHOLD VALUE | |
RU2554557C1 (en) | Multiple-valued logical element of reverse cyclic shift | |
Prokopenko et al. | The linear concept of logical synthesis of digital IP-modules of control and communication systems | |
RU2504074C1 (en) | Single-bit full adder with multidigit internal signal notation | |
RU2604682C1 (en) | Rs flip-flop | |
RU2546082C1 (en) | k MODULO MULTIPLE-VALUED ADDER | |
RU2553070C1 (en) | K-digit minimum gate | |
RU2568385C1 (en) | k-VALUE LOGIC ELEMENT "MAXIMUM" | |
RU2693590C1 (en) | Current threshold logic element of reverse cyclic shift | |
RU2514789C1 (en) | Rs flip-flop with multidigit internal signal presentation | |
RU2513717C1 (en) | Two-input "and" logic gate with multidigit internal signal presentation | |
RU2701108C1 (en) | Current threshold logical element "nonequivalent" | |
RU2549144C1 (en) | K-digit logical "maximum" element |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160418 |