RU2547233C1 - Logical element of loose comparison for inequality of two multivalued variables - Google Patents

Logical element of loose comparison for inequality of two multivalued variables Download PDF

Info

Publication number
RU2547233C1
RU2547233C1 RU2014114703/08A RU2014114703A RU2547233C1 RU 2547233 C1 RU2547233 C1 RU 2547233C1 RU 2014114703/08 A RU2014114703/08 A RU 2014114703/08A RU 2014114703 A RU2014114703 A RU 2014114703A RU 2547233 C1 RU2547233 C1 RU 2547233C1
Authority
RU
Russia
Prior art keywords
current
output
input
output transistors
bus
Prior art date
Application number
RU2014114703/08A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко
Николай Иванович Чернов
Владислав Яковлевич Югай
Илья Викторович Пахомов
Original Assignee
Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) filed Critical Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту)
Priority to RU2014114703/08A priority Critical patent/RU2547233C1/en
Application granted granted Critical
Publication of RU2547233C1 publication Critical patent/RU2547233C1/en

Links

Images

Landscapes

  • Logic Circuits (AREA)

Abstract

FIELD: electrical engineering.
SUBSTANCE: this device comprises first and second current inputs (1) and (2), current output (3), first and second output transistors (4) and (5) with combined bases, third and fourth output transistors (6) and (7) of the conductivity type with combined bases, first reference current source (8), first current mirror (9) coupled with power supply bus (10), second current mirror (11) coupled with second said bus (12), extra current mirror (13) coupled with second power supply mirror (12), first and second extra voltage sources (14) and (15).
EFFECT: increased response.
5 dwg

Description

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.The present invention relates to the field of computer engineering, automation, communication and can be used in various digital structures and systems of automatic control, transmission of digital information, etc.

В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы, например, используются во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных коммутаторов входных токов без цепей обратной связи [9], реализующих функцию преобразования входных токовых переменных.In various analog-digital computing and control devices, transistor cascades for transforming input variables (currents) implemented on the basis of current mirrors are widely used [1-14]. These functional units, for example, are used in the input stages of operational signal converters with the so-called "current negative feedback" [1-14], as well as independent nonlinear input current commutators without feedback circuits [9] that implement the input current conversion function variables.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.In [15], as well as in the monographs of the co-author of this application [16-17], it was shown that Boolean algebra is a special case of a more general linear algebra, the practical implementation of which in the structure of computing and logical devices of automation of a new generation requires the creation of a special element base implemented on based on logic with a multi-valued internal representation of signals, in which the current quantum is the equivalent of a standard logic signal. The inventive device relates to this type of logic elements.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5742154, fig. 1, структура которого присутствует во многих других патентах [1-14]. Он содержит первый 1 и второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, третий 6 и четвертый 7 выходные транзисторы другого типа проводимости с объединенными базами, причем эмиттер первого 4 и третьего 6 выходных транзисторов объединены, а эмиттеры второго 5 и четвертого 7 выходных транзисторов связаны друг с другом, первый 8 источник опорного тока, первое 9 токовое зеркало, согласованное с первой 10 шиной источника питания, второе 11 токовое зеркало, согласованное со второй 12 шиной источника питания, причем коллектор третьего 6 выходного транзистора соединен с входом второго 11 токового зеркала.The closest prototype of the claimed device is a logic element presented in patent US 5742154, fig. 1, the structure of which is present in many other patents [1-14]. It contains the first 1 and second 2 current inputs of the device, the current output 3 of the device, the first 4 and second 5 output transistors with integrated bases, the third 6 and fourth 7 output transistors of a different type of conductivity with integrated bases, and the emitter of the first 4 and third 6 output transistors combined, and the emitters of the second 5 and fourth 7 output transistors are connected to each other, the first 8 reference current source, the first 9 current mirror, matched with the first 10 bus power supply, the second 11 current mirror, matched with w 12 swarm power supply bus, wherein the output transistor collector 6 is connected to the third input of the second current mirror 11.

Существенный недостаток известного устройства состоит в том, что он не реализует функцию сравнения на неравенство двух многозначных входных переменных (х1 х2), соответствующих многоуровневым значениям входных токов I1, I2. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.A significant disadvantage of the known device is that it does not implement a comparison function for the inequality of two multi-valued input variables (x 1 x 2 ) corresponding to multi-level values of input currents I 1 , I 2 . This does not allow on its basis to create a complete basis of computer technology, operating on the principles of converting multivalued current signals.

Основная задача предлагаемого изобретения состоит в создании логического элемента нестрогого сравнения на неравенство двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].The main objective of the invention is to create a logical element of a rigorous comparison of the inequality of two multi-valued variables, in which the internal transformation of information is carried out in a multi-valued current form of signals. Ultimately, this allows you to improve performance and create the element base of computing devices operating on the principles of multivalued linear algebra [16-17].

Поставленная задача решается тем, что в логическом элементе нестрогого сравнения на неравенство двух многозначных переменных (фиг. 1), содержащем первый 1 и второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, третий 6 и четвертый 7 выходные транзисторы другого типа проводимости с объединенными базами, причем эмиттер первого 4 и третьего 6 выходных транзисторов объединены, а эмиттеры второго 5 и четвертого 7 выходных транзисторов связаны друг с другом, первый 8 источник опорного тока, первое 9 токовое зеркало, согласованное с первой 10 шиной источника питания, второе 11 токовое зеркало, согласованное со второй 12 шиной источника питания, причем коллектор третьего 6 выходного транзистора соединен с входом второго 11 токового зеркала, предусмотрены новые элементы и связи - первый 1 токовый вход устройства соединен с входом первого 9 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и третьего 6 выходных транзисторов и соединен со вторым 2 токовым входом устройства, коллекторы первого 4 и второго 5 выходных транзисторов соединены с первой 10 шиной источника питания, выход второго 11 токового зеркала соединен с объединенными эмиттерами второго 5 и четвертого 7 выходных транзисторов и через первый 8 источник опорного тока связан с первой 10 шиной источника питания, коллектор четвертого 7 выходного транзистора подключен к входу дополнительного токового зеркала 13, согласованного со второй 12 шиной источника питания, выход которого подключен к выходу 3 устройства, причем базы первого 4 и второго 5 выходных транзисторов подключены к первому 14 источнику вспомогательного напряжения, а базы третьего 6 и четвертого 7 выходных транзисторов подключены ко второму 15 источнику вспомогательного напряжения.The problem is solved in that in the logical element of a rigorous comparison on the inequality of two multi-valued variables (Fig. 1), containing the first 1 and second 2 current inputs of the device, the current output 3 of the device, the first 4 and second 5 output transistors with integrated bases, the third 6 and the fourth 7 output transistors of a different type of conductivity with combined bases, the emitter of the first 4 and third 6 output transistors combined, and the emitters of the second 5 and fourth 7 output transistors connected to each other, the first 8 source current, the first 9 current mirror, matched with the first 10 bus of the power source, the second 11 current mirror, matched with the second 12 bus of the power source, and the collector of the third 6 output transistor is connected to the input of the second 11 current mirror, there are new elements and communications - the first 1 current input of the device is connected to the input of the first 9 current mirror, the output of which is connected to the combined emitters of the first 4 and third 6 output transistors and connected to the second 2 current input of the device, the collectors of the first 4 and the second 5 output transistors are connected to the first 10 bus of the power source, the output of the second 11 current mirrors is connected to the combined emitters of the second 5 and fourth 7 output transistors and through the first 8 reference current source is connected to the first 10 bus of the power source, the collector of the fourth 7 output transistor is connected to the input of the additional current mirror 13, coordinated with the second 12 bus power source, the output of which is connected to the output 3 of the device, and the base of the first 4 and second 5 output transistors are connected to ervomu auxiliary voltage source 14, and the base 6 of the third and fourth output transistors 7 are connected to the second auxiliary voltage source 15.

Схема известного устройства показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.A diagram of a known device is shown in the drawing of FIG. 1. In the drawing of FIG. 2 presents a diagram of the inventive device in accordance with the claims.

На чертеже фиг. 3 приведена схема исследованного в среде МС9 заявляемого устройства фиг. 2 с конкретным выполнением его функциональных узлов на биполярных транзисторах.In the drawing of FIG. 3 is a diagram of the inventive device of FIG. 2 with the specific implementation of its functional units on bipolar transistors.

На чертеже фиг. 4 приведены результаты компьютерного моделирования схемы фиг. 3 для случая, когда входные многозначные токовые сигналы (х1, х2) имеют два уровня.In the drawing of FIG. 4 shows the results of computer simulation of the circuit of FIG. 3 for the case when the input multi-valued current signals (x 1 , x 2 ) have two levels.

На чертеже фиг. 5 приведены результаты компьютерного моделирования схемы фиг. 3 для случая, когда входные многозначные токовые сигналы (х1, х2) имеют три уровня.In the drawing of FIG. 5 shows the results of computer simulation of the circuit of FIG. 3 for the case when the input multi-valued current signals (x 1 , x 2 ) have three levels.

Логический элемент нестрогого сравнения на неравенство двух многозначных переменных фиг. 2 содержит первый 1 и второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, третий 6 и четвертый 7 выходные транзисторы другого типа проводимости с объединенными базами, причем эмиттер первого 4 и третьего 6 выходных транзисторов объединены, а эмиттеры второго 5 и четвертого 7 выходных транзисторов связаны друг с другом, первый 8 источник опорного тока, первое 9 токовое зеркало, согласованное с первой 10 шиной источника питания, второе 11 токовое зеркало, согласованное со второй 12 шиной источника питания, причем коллектор третьего 6 выходного транзистора соединен с входом второго 11 токового зеркала. Первый 1 токовый вход устройства соединен с входом первого 9 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и третьего 6 выходных транзисторов и соединен со вторым 2 токовым входом устройства, коллекторы первого 4 и второго 5 выходных транзисторов соединены с первой 10 шиной источника питания, выход второго 11 токового зеркала соединен с объединенными эмиттерами второго 5 и четвертого 7 выходных транзисторов и через первый 8 источник опорного тока связан с первой 10 шиной источника питания, коллектор четвертого 7 выходного транзистора подключен к входу дополнительного токового зеркала 13, согласованного со второй 12 шиной источника питания, выход которого подключен к выходу 3 устройства, причем базы первого 4 и второго 5 выходных транзисторов подключены к первому 14 источнику вспомогательного напряжения, а базы третьего 6 и четвертого 7 выходных транзисторов подключены ко второму 15 источнику вспомогательного напряжения.The logical element of a rigorous comparison on the inequality of two multi-valued variables of FIG. 2 contains the first 1 and second 2 current inputs of the device, the current output 3 of the device, the first 4 and second 5 output transistors with integrated bases, the third 6 and fourth 7 output transistors of a different type of conductivity with integrated bases, the emitter of the first 4 and third 6 output transistors are combined, and the emitters of the second 5 and fourth 7 output transistors are connected to each other, the first 8 is a reference current source, the first 9 is a current mirror matched with the first 10 bus of the power source, the second is 11 current mirror matched with a second oh 12 bus power source, and the collector of the third 6 output transistor is connected to the input of the second 11 current mirrors. The first 1 current input of the device is connected to the input of the first 9 current mirror, the output of which is connected to the combined emitters of the first 4 and third 6 output transistors and connected to the second 2 current input of the device, the collectors of the first 4 and second 5 output transistors are connected to the first 10 bus of the power source , the output of the second 11 current mirrors is connected to the combined emitters of the second 5 and fourth 7 output transistors and through the first 8 the reference current source is connected to the first 10 bus power supply, the collector of the fourth 7 in the output transistor is connected to the input of an additional current mirror 13, coordinated with the second 12 bus power source, the output of which is connected to the output 3 of the device, and the base of the first 4 and second 5 output transistors are connected to the first 14 source of auxiliary voltage, and the base of the third 6 and fourth 7 output transistors connected to the second 15 source of auxiliary voltage.

Рассмотрим работу устройства, которое определяет логический факт превышения значения входной переменной х2 значением входной переменной х1, т.е. реализует логическую функцию нестрогого сравнения двух многозначных переменных х1 и х2 (сравнение на «больше-или-равно»). Функция сравнения (предикат)Consider the operation of a device that determines the logical fact of exceeding the value of the input variable x 2 by the value of the input variable x 1 , i.e. implements the logical function of a non-rigorous comparison of two multi-valued variables x 1 and x 2 (comparison of "more-or-equal"). Compare function (predicate)

Figure 00000001
Figure 00000001

принимает единичное значение, если условие, записанное в левой части выражения (1) выполняется.takes a single value if the condition written on the left side of expression (1) is satisfied.

Входными переменными являются многозначные переменные х1 и х2 в форме квантов тока, результат - двоичная переменная, также представляющая собой квант тока. Поскольку значность переменных не входит в выражение (1), то алгоритм работы устройства не зависит от значности.The input variables are the multi-valued variables x 1 and x 2 in the form of current quanta, the result is a binary variable, also representing a current quantum. Since the significance of the variables is not included in expression (1), the algorithm of the device does not depend on the significance.

Вычитание в круглых скобках выражения (1) реализуется следующим образом. Входные многозначные переменные x1 и х2 (значности 2 и более), в форме квантов тока поступают на входы in1 1 и in2 2 устройства. Переменная x1 в виде кванта втекающего тока поступает на вход первого токового зеркала 9, преобразуется в эквивалентный сигнал вытекающего тока и поступает на выход первого токового зеркала 9. В точке соединения выхода первого токового зеркала 9 и входа in2 2 производится вычитание значений квантов тока входных переменных х1-х2. Разностный ток поступает на объединенные эмиттеры транзисторов 4 и 6. Режимы работы этих транзисторов задаются значениями напряжений первого 14 и второго 15 дополнительных источников напряжения и обеспечивают предотвращение насыщения транзисторов источника тока x1 и токового зеркала 11.Subtraction in parentheses of expression (1) is implemented as follows. Input multi-valued variables x 1 and x 2 (values of 2 or more), in the form of current quanta, are supplied to the inputs in 1 1 and in 2 2 of the device. The variable x 1 in the form of a quantum of the incoming current enters the input of the first current mirror 9, is converted into an equivalent signal of the outgoing current, and enters the output of the first current mirror 9. At the connection point of the output of the first current mirror 9 and input in 2 2, the values of the input current quanta are subtracted variables x 1- x 2 . The differential current is supplied to the combined emitters of transistors 4 and 6. The operating modes of these transistors are set by the voltage values of the first 14 and second 15 additional voltage sources and prevent saturation of the transistors of the current source x 1 and current mirror 11.

Пока значение кванта тока входного сигнала x1 с выхода токового зеркала 9 по величине не превышает значение тока источника тока x2 первый разностный ток на объединенных эмиттерах выходных транзисторов 4 и 6 равен нулю. При этом транзистор 4 открыт, а транзистор 6 закрыт. Ток источника тока x1 замыкается на цепь питания устройства через транзистор 4.While the value of the current quantum of the input signal x 1 from the output of the current mirror 9 does not exceed the value of the current of the current source x 2, the first differential current on the combined emitters of the output transistors 4 and 6 is zero. In this case, the transistor 4 is open, and the transistor 6 is closed. The current of the current source x 1 is closed to the power circuit of the device through the transistor 4.

Если значение кванта тока входного сигнала с выхода токового зеркала 9 по величине превысит значение тока источника тока x2, первый разностный ток на объединенных эмиттерах выходных транзисторов 4 и 6 становится по величине равным разности квантов входного тока и тока источника тока x2. При этом транзистор 4 закрывается, а транзистор 6 открывается, и втекающий первый разностный ток поступает через открытый транзистор 6 на вход второго токового зеркала 11.If the current quantum of the input signal from the output of the current mirror 9 exceeds the value of the current of the current source x 2 in magnitude, the first differential current at the combined emitters of the output transistors 4 and 6 becomes equal in magnitude to the difference between the quanta of the input current and the current of the current source x 2 . In this case, the transistor 4 closes, and the transistor 6 opens, and the flowing first differential current flows through an open transistor 6 to the input of the second current mirror 11.

Остальная часть схемы реализует вычитание из 1 выражения (1) в круглых скобках. Единица моделируется вторым источником тока 8, из которого вычитается первый разностный ток с выхода второго токового зеркала 11, образуя второй разностный ток.The rest of the scheme implements the subtraction of expression (1) from 1 in parentheses. The unit is modeled by a second current source 8, from which the first differential current is subtracted from the output of the second current mirror 11, forming a second differential current.

Режимы работы этих транзисторов задаются значениями напряжений первого 14 и второго 15 дополнительных источников напряжения и обеспечивают предотвращение насыщения транзисторов второго источника тока 8 и дополнительного токового зеркала 13.The operation modes of these transistors are set by the voltage values of the first 14 and second 15 additional voltage sources and prevent saturation of the transistors of the second current source 8 and the additional current mirror 13.

Пока значение кванта первого разностного тока с выхода второго токового зеркала 11 превышает значение тока источника тока 8 второй разностный ток на объединенных эмиттерах выходных транзисторов 5 и 7 равен нулю. При этом транзистор 5 открыт, а транзистор 7 закрыт. Выход второго токового зеркала 11 замыкается на цепь питания через транзистор 5.While the quantum value of the first differential current from the output of the second current mirror 11 exceeds the current value of the current source 8, the second differential current at the combined emitters of the output transistors 5 and 7 is zero. In this case, the transistor 5 is open, and the transistor 7 is closed. The output of the second current mirror 11 is closed to the power circuit through the transistor 5.

Если значение кванта тока входного сигнала с выхода токового зеркала 9 по величине меньше значения тока второго источника тока 8, второй разностный ток на объединенных эмиттерах выходных транзисторов 5 и 7 становится по величине равным разности квантов первого разностного тока и тока источника тока 8. При этом транзистор 5 закрывается, а транзистор 7 открывается, и втекающий второй разностный ток поступает через открытый транзистор 7 на вход дополнительного токового зеркала 13. Резистор 18 служит для контроля уровня выходного тока и при использовании предлагаемой логической схемы в составе других устройств должен быть удален.If the quantum of the current of the input signal from the output of the current mirror 9 is smaller than the current value of the second current source 8, the second differential current at the combined emitters of the output transistors 5 and 7 becomes equal to the difference of the quanta of the first differential current and the current of the current source 8. In this case, the transistor 5 closes, and the transistor 7 opens, and the inflowing second differential current flows through the open transistor 7 to the input of the additional current mirror 13. The resistor 18 serves to control the level of the output current when mations proposed logic as part of other devices should be removed.

Как видно из приведенного описания, реализация логической функции Р(х1≥х2)=здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи в реальных микросхемах, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость работоспособности устройства от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).As can be seen from the above description, the implementation of the logical function P (x 1 ≥x 2 ) = here is performed by the formation of the algebraic sum of current quanta and the allocation of certain values of this sum of currents. All elements of the above circuit operate in active mode, which assumes the absence of saturation during the switching process, which increases the overall speed of the circuit. In addition, the use of multi-valued internal representation of signals increases the information content of communication lines in real microcircuits, which reduces their number. Using stable values of current quanta, as well as determining the output signal by the difference of these currents, ensures a small dependence of the device's operability on external destabilizing factors (deviation of the supply voltage, radiation and temperature effects, common mode noise, etc.).

Показанные на чертежах фиг. 3, фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.Shown in the drawings of FIG. 3, FIG. 4 simulation results confirm the indicated properties of the claimed scheme.

Таким образом, рассмотренное схемотехническое решение логического элемента нестрогого сравнения двух k-значных переменных характеризуется многозначным состоянием внутренних сигналов и сигналов на их токовых входах и двоичным сигналом на токовом выходе и могут быть положены в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.Thus, the considered circuitry of the logical element of a non-rigorous comparison of two k-valued variables is characterized by a multi-valued state of internal signals and signals at their current inputs and a binary signal at the current output and can be used as a basis for computing and control devices using multi-valued linear algebra, a special case which is a Boolean algebra.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Патент US 8159304, fig. 5.1. Patent US 8159304, fig. 5.

2. Патент US №5977829, fig. 1.2. US patent No. 5977829, fig. one.

3. Патент US №5789982, fig. 2.3. US patent No. 5789982, fig. 2.

4. Патент US №5140282.4. US patent No. 5140282.

5. Патент US №6624701, fig. 4.5. US patent No. 6624701, fig. four.

6. Патент US №6529078.6. US patent No. 6529078.

7. Патент US №5734294.7. US patent No. 5734294.

8. Патент US №5557220.8. US patent No. 5557220.

9. Патент US №6624701.9. US patent No. 6624701.

10. Патент RU №2319296.10. Patent RU No. 2319296.

11. Патент RU №2436224.11. Patent RU No. 2436224.

12. Патент RU №2319296.12. Patent RU No. 2319296.

13. Патент RU №2321157.13. Patent RU No. 2321157.

14. Патент RU №238309914. Patent RU No. 2383099

15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982, №4. С. 84-93.15. Malyugin V.D. Realization of Boolean functions by arithmetic polynomials // Automation and Telemechanics, 1982, No. 4. S. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.16. Chernov N.I. Fundamentals of the theory of the logical synthesis of digital structures over the field of real numbers // Monograph. - Taganrog: TRTU, 2001 .-- 147 p.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.17. Chernov N.I. Linear synthesis of digital structures ASOIU // Textbook Taganrog. - TRTU, 2004, 118 p.

Claims (1)

Логический элемент нестрогого сравнения на неравенство двух многозначных переменных, содержащий первый (1) и второй (2) токовые входы устройства, токовый выход (3) устройства, первый (4) и второй (5) выходные транзисторы с объединенными базами, третий (6) и четвертый (7) выходные транзисторы другого типа проводимости с объединенными базами, причем эмиттер первого (4) и третьего (6) выходных транзисторов объединены, а эмиттеры второго (5) и четвертого (7) выходных транзисторов связаны друг с другом, первый (8) источник опорного тока, первое (9) токовое зеркало, согласованное с первой (10) шиной источника питания, второе (11) токовое зеркало, согласованное со второй (12) шиной источника питания, причем коллектор третьего (6) выходного транзистора соединен с входом второго (11) токового зеркала, отличающийся тем, что первый (1) токовый вход устройства соединен с входом первого (9) токового зеркала, выход которого подключен к объединенным эмиттерам первого (4) и третьего (6) выходных транзисторов и соединен со вторым (2) токовым входом устройства, коллекторы первого (4) и второго (5) выходных транзисторов соединены с первой (10) шиной источника питания, выход второго (11) токового зеркала соединен с объединенными эмиттерами второго (5) и четвертого (7) выходных транзисторов и через первый (8) источник опорного тока связан с первой (10) шиной источника питания, коллектор четвертого (7) выходного транзистора подключен к входу дополнительного токового зеркала (13), согласованного со второй (12) шиной источника питания, выход которого подключен к выходу (3) устройства, причем базы первого (4) и второго (5) выходных транзисторов подключены к первому (14) источнику вспомогательного напряжения, а базы третьего (6) и четвертого (7) выходных транзисторов подключены ко второму (15) источнику вспомогательного напряжения. The logical element of a rigorous comparison on the inequality of two multi-valued variables, containing the first (1) and second (2) current inputs of the device, the current output (3) of the device, the first (4) and second (5) output transistors with integrated bases, the third (6) and the fourth (7) output transistors of a different type of conductivity with integrated bases, the emitter of the first (4) and third (6) output transistors are combined, and the emitters of the second (5) and fourth (7) output transistors are connected to each other, the first (8 ) reference current source, first (9) current grain halo, matched to the first (10) bus of the power source, second (11) current mirror, matched to the second (12) bus of the power source, the collector of the third (6) output transistor connected to the input of the second (11) current mirror, characterized in that the first (1) current input of the device is connected to the input of the first (9) current mirror, the output of which is connected to the combined emitters of the first (4) and third (6) output transistors and connected to the second (2) current input of the device, the collectors of the first (4 ) and the second (5) output transistor They are connected to the first (10) bus of the power source, the output of the second (11) current mirror is connected to the combined emitters of the second (5) and fourth (7) output transistors, and through the first (8) reference current source is connected to the first (10) bus of the power source , the collector of the fourth (7) output transistor is connected to the input of an additional current mirror (13), matched with the second (12) bus of the power source, the output of which is connected to the output (3) of the device, and the base of the first (4) and second (5) output transistors connected to the first (14) source auxiliary voltage, and the bases of the third (6) and fourth (7) output transistors are connected to the second (15) auxiliary voltage source.
RU2014114703/08A 2014-04-11 2014-04-11 Logical element of loose comparison for inequality of two multivalued variables RU2547233C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2014114703/08A RU2547233C1 (en) 2014-04-11 2014-04-11 Logical element of loose comparison for inequality of two multivalued variables

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2014114703/08A RU2547233C1 (en) 2014-04-11 2014-04-11 Logical element of loose comparison for inequality of two multivalued variables

Publications (1)

Publication Number Publication Date
RU2547233C1 true RU2547233C1 (en) 2015-04-10

Family

ID=53296225

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014114703/08A RU2547233C1 (en) 2014-04-11 2014-04-11 Logical element of loose comparison for inequality of two multivalued variables

Country Status (1)

Country Link
RU (1) RU2547233C1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2624584C1 (en) * 2016-06-09 2017-07-04 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Multifunctional current logical element
RU2642339C1 (en) * 2016-08-15 2018-01-24 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current comparator with hysteresis
RU2712412C1 (en) * 2018-12-25 2020-01-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current threshold logic element "equivalence"

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2081509C1 (en) * 1992-02-03 1997-06-10 Адольф Иванович Генин Multiple-function logical device
US5742154A (en) * 1995-06-30 1998-04-21 Maxim Integrated Products Multi-stage current feedback amplifier
RU2175811C1 (en) * 2000-12-29 2001-11-10 Подлесный Андрей Владимирович Logic conveyer device
US8159304B1 (en) * 2008-07-15 2012-04-17 National Semiconductor Corporation Apparatus and method for feed-forwarding in a current-feedback amplifier

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2081509C1 (en) * 1992-02-03 1997-06-10 Адольф Иванович Генин Multiple-function logical device
US5742154A (en) * 1995-06-30 1998-04-21 Maxim Integrated Products Multi-stage current feedback amplifier
RU2175811C1 (en) * 2000-12-29 2001-11-10 Подлесный Андрей Владимирович Logic conveyer device
US8159304B1 (en) * 2008-07-15 2012-04-17 National Semiconductor Corporation Apparatus and method for feed-forwarding in a current-feedback amplifier

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2624584C1 (en) * 2016-06-09 2017-07-04 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Multifunctional current logical element
RU2642339C1 (en) * 2016-08-15 2018-01-24 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current comparator with hysteresis
RU2712412C1 (en) * 2018-12-25 2020-01-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current threshold logic element "equivalence"

Similar Documents

Publication Publication Date Title
CN106815636B (en) A kind of neuron circuit based on memristor
RU2547233C1 (en) Logical element of loose comparison for inequality of two multivalued variables
RU2549142C1 (en) Logic element for equality comparison of two multi-value variables
RU2547225C1 (en) Multidigit logical element of cyclic shift
Yeniçeri et al. Multi‐scroll chaotic attractors from a generalized time‐delay sampled‐data system
RU2553071C1 (en) Multi-valued logical gate of reverse end-around shift
Wang et al. Distributed finite‐time optimisation algorithm for second‐order multi‐agent systems subject to mismatched disturbances
RU2546085C1 (en) LOGICAL COMPARISON ELEMENT OF k-DIGIT VARIABLE WITH THRESHOLD VALUE
RU2506695C1 (en) "exclusive or" logic element with multidigit internal signal presentation
RU2506696C1 (en) Majority decision element with multidigit internal signal presentation
RU2546078C1 (en) MULTIVALUED MODULUS k ADDER
RU2554557C1 (en) Multiple-valued logical element of reverse cyclic shift
RU2712412C1 (en) Current threshold logic element "equivalence"
RU2504074C1 (en) Single-bit full adder with multidigit internal signal notation
RU2604682C1 (en) Rs flip-flop
RU2546082C1 (en) k MODULO MULTIPLE-VALUED ADDER
RU2568385C1 (en) k-VALUE LOGIC ELEMENT "MAXIMUM"
RU2553070C1 (en) K-digit minimum gate
RU2693590C1 (en) Current threshold logic element of reverse cyclic shift
Sarica et al. Basic circuits for multi-valued sequential logic
RU2701108C1 (en) Current threshold logical element "nonequivalent"
RU2513717C1 (en) Two-input "and" logic gate with multidigit internal signal presentation
RU2695979C1 (en) Binary current threshold rs-trigger
RU2514789C1 (en) Rs flip-flop with multidigit internal signal presentation
RU2642339C1 (en) Current comparator with hysteresis

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20160412