RU2615069C1 - Rs-trigger - Google Patents

Rs-trigger Download PDF

Info

Publication number
RU2615069C1
RU2615069C1 RU2015155155A RU2015155155A RU2615069C1 RU 2615069 C1 RU2615069 C1 RU 2615069C1 RU 2015155155 A RU2015155155 A RU 2015155155A RU 2015155155 A RU2015155155 A RU 2015155155A RU 2615069 C1 RU2615069 C1 RU 2615069C1
Authority
RU
Russia
Prior art keywords
output
current
logic element
inverting
input
Prior art date
Application number
RU2015155155A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко
Николай Иванович Чернов
Владислав Яковлевич Югай
Николай Владимирович Бутырлагин
Петр Сергеевич Будяков
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2015155155A priority Critical patent/RU2615069C1/en
Application granted granted Critical
Publication of RU2615069C1 publication Critical patent/RU2615069C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0002—Multistate logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021—Modifications of threshold
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/0823—Multistate logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: electricity.
SUBSTANCE: proposed RS-trigger, which includes a first one (S) and the second 2 (R) logic input devices, the first 3-inverting logic element "I" with the first 4 and second 5 logic inputs, as well as the first 6 outputs, the second 7 logic element inverting "I" gate with the first 8 and second 9 logic inputs, and a second output 10, antiphase first 11
Figure 00000024
and second 12 (Q) outputs of the logic device, wherein the first 4 and second 5 logic inputs have flowing input currents, and the first 6 output has flowing output current, the first 8 and second 9 logic inputs have flowing input currents, wherein the first 10 output of the second 7 inverting logical element "I" element has flowing output current, the first 3 inverting logic element "I" has an additional current output 13, 7 inverting logic element "I" has additional current output 14.
EFFECT: creation of RS-trigger in which the inner transformation of information is made in the form of a multi-valued current signals.
3 cl, 14 dwg

Description

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в специализированных цифровых структурах, системах автоматического управления и передачи цифровой информации.The present invention relates to the field of computer engineering, automation, communication and can be used in specialized digital structures, automatic control systems and digital information transmission.

В различных цифровых и аналого-цифровых вычислительных и управляющих устройствах широко используются классические RS-триггеры [1-34], входными и выходными логическими сигналами которых являются заданные уровни напряжений (высокий - соответствующий логической единице «1», низкий - логическому нулю «0»). На базе данных функциональных узлов сегодня реализуется 95-98% компьютеров различного назначения. Однако традиционные средства вычислительной техники, основой которых является булева алгебра, достигли сегодня предельных возможностей по быстродействию и способности обеспечить надежную работу в условиях дестабилизирующих факторов.In various digital and analog-to-digital computing and control devices, classic RS flip-flops are widely used [1-34], the input and output logical signals of which are given voltage levels (high - corresponding to logical unit “1”, low - to logical zero “0” ) Today 95-98% of computers for various purposes are sold on the basis of functional nodes. However, traditional means of computer technology, the basis of which is Boolean algebra, have reached the limit of speed and ability to ensure reliable operation under conditions of destabilizing factors.

В работе [35], а также монографиях соавтора настоящей заявки [36, 37] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является не заданное напряжение, а заданный квант тока. Заявляемое устройство относится к этому типу устройств.In [35], as well as in the monographs of the co-author of this application [36, 37], it was shown that Boolean algebra is a special case of a more general linear algebra, the practical implementation of which in the structure of computing and logical devices of automation of a new generation requires the creation of a special elemental base, implemented on based on logic with a multi-valued internal representation of signals, in which the equivalent of a standard logic signal is not a given voltage, but a given current quantum. The inventive device relates to this type of device.

Ближайшим прототипом заявляемого устройства является классический RS-триггер, используемый в патенте US 8.232.825, fig. 9, структура которого присутствует во многих других патентах [1-34]. Он содержит первый 1 (S) и второй 2 (R) логические входы устройства, первый 3 инвертирующий логический элемент «И» с первым 4 и вторым 5 логическими входами первого 3 инвертирующего логического элемента «И», а также первым 6 выходом первого 3 инвертирующего логического элемента «И», второй 7 инвертирующий логический элемент «И» с первым 8 и вторым 9 логическими входами второго 7 инвертирующего логического элемента «И», а также вторым 10 выходом второго 7 инвертирующего логического элемента «И», причем первый 6 выход первого 3 инвертирующего логического элемента «И» связан с первым 8 логическим входом второго 7 инвертирующего логического элемента «И», первый 10 выход второго 7 инвертирующего логического элемента «И» соединен с первым 4 логическим входом первого 3 инвертирующего логического элемента «И», противофазные первый

Figure 00000001
и второй 12 (Q) логические выходы устройства, причем первый 1 (S) логический вход устройства соединен со вторым 5 логическим входом первого 3 инвертирующего логического элемента «И», второй 2 (R) логический вход устройства соединен со вторым 9 логическим входом второго 7 инвертирующего логического элемента «И».The closest prototype of the claimed device is a classic RS-trigger used in patent US 8.232.825, fig. 9, the structure of which is present in many other patents [1-34]. It contains the first 1 (S) and second 2 (R) logic inputs of the device, the first 3 inverting logic element “And” with the first 4 and second 5 logic inputs of the first 3 inverting logic element “And”, as well as the first 6 output of the first 3 inverting logic element “And”, the second 7 inverting logic element “And” with the first 8 and second 9 logical inputs of the second 7 inverting logic element “And”, as well as the second 10 output of the second 7 inverting logic element “And”, and the first 6 output of the first 3 inverting logic th element "I" is connected to a first input of the second logic 8 7 inverting logic element "I", the first output 10 of the second inverting logic element 7 "I" 4 connected to the first logic input 3 of the first inverting logic "AND" element, the first antiphase
Figure 00000001
and the second 12 (Q) logic outputs of the device, with the first 1 (S) logical input of the device connected to the second 5 logical input of the first 3 inverting logic element “And”, the second 2 (R) logical input of the device connected to the second 9 logical input of the second 7 inverting logical element "AND".

Существенный недостаток известного устройства состоит в том, что он функционирует в базисе элементов потенциальной логики - его входными и выходными логическими сигналами является высокий (единица состояния) или низкий (ноль состояния) потенциал. Это не позволяет создать на его основе полный базис средств специальной вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.A significant drawback of the known device is that it operates on the basis of elements of potential logic - its input and output logic signals are high (unit of state) or low (zero state) potential. This does not allow to create on its basis a complete basis of special computing technology tools that operate on the principles of converting multivalued current signals.

Основная задача предлагаемого изобретения состоит в создании RS-триггера, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие специальных систем обработки информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [35-37].The main objective of the invention is to create an RS-trigger, in which the internal conversion of information is carried out in a multi-valued current waveform. Ultimately, this makes it possible to increase the speed of special information processing systems and create an elemental base of computing devices operating on the principles of multivalued linear algebra [35-37].

Поставленная задача решается тем, что в RS-триггере (фиг. 1), содержащем первый 1 (S) и второй 2 (R) логические входы устройства, первый 3 инвертирующий логический элемент «И» с первым 4 и вторым 5 логическими входами первого 3 инвертирующего логического элемента «И», а также первым 6 выходом первого 3 инвертирующего логического элемента «И», второй 7 инвертирующий логический элемент «И» с первым 8 и вторым 9 логическими входами второго 7 инвертирующего логического элемента «И», а также вторым 10 выходом второго 7 инвертирующего логического элемента «И», причем первый 6 выход первого 3 инвертирующего логического элемента «И» связан с первым 8 логическим входом второго 7 инвертирующего логического элемента «И», первый 10 выход второго 7 инвертирующего логического элемента «И» соединен с первым 4 логическим входом первого 3 инвертирующего логического элемента «И», противофазные первый

Figure 00000002
и второй 12 (Q) логические выходы устройства, причем первый 1 (S) логический вход устройства соединен со вторым 5 логическим входом первого 3 инвертирующего логического элемента «И», второй 2 (R) логический вход устройства соединен со вторым 9 логическим входом второго 7 инвертирующего логического элемента «И», предусмотрены новые элементы и связи - в качестве первого 3 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 4 и второй 5 логические входы первого 3 инвертирующего логического элемента «И» характеризуются входными токовыми координатами и имеют вытекающие входные токи, которые соответствуют входным логическим переменным, причем первый 6 выход первого 3 инвертирующего логического элемента «И» характеризуется выходной токовой координатой и имеет вытекающий выходной ток, в качестве второго 7 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 8 и второй 9 логические входы второго 7 инвертирующего логического элемента «И» характеризуются входными токовыми координатами и имеют втекающие входные токи, которые соответствуют входным логическим переменным, причем первый 10 выход второго 7 инвертирующего логического элемента «И» характеризуется выходной токовой координатой и имеет втекающий выходной ток, первый 3 инвертирующий Логический элемент «И» имеет дополнительный токовый выход 13 первого 3 инвертирующего логического элемента «И», синфазный с первым 6 токовым выходом первого 3 инвертирующего логического элемента «И» и подключенный к первому
Figure 00000003
логическому выходу устройства, второй 7 инвертирующий логический элемент «И» имеет дополнительный токовый выход 14 второго 7 инвертирующего логического элемента «И», синфазный с первым 10 токовым выходом второго 7 инвертирующего логического элемента «И» и подключенный ко второму 12 (Q) логическому выходу устройства.The problem is solved in that in the RS-trigger (Fig. 1), containing the first 1 (S) and second 2 (R) logic inputs of the device, the first 3 inverting logic element "And" with the first 4 and second 5 logical inputs of the first 3 inverting logic element “And”, as well as the first 6 output of the first 3 inverting logic element “And”, the second 7 inverting logic element “And” with the first 8 and second 9 logic inputs of the second 7 inverting logic element “And”, as well as the second 10 the output of the second 7 inverting logic element " ”, The first 6 output of the first 3 inverting logic element“ AND ”connected to the first 8 logical input of the second 7 inverting logic element“ I ”, the first 10 output of the second 7 inverting logic element“ And ”connected to the first 4 logical input of the first 3 inverting logic element "I", antiphase first
Figure 00000002
and the second 12 (Q) logic outputs of the device, with the first 1 (S) logical input of the device connected to the second 5 logical input of the first 3 inverting logic element “And”, the second 2 (R) logical input of the device connected to the second 9 logical input of the second 7 inverting logic element “AND”, new elements and connections are provided - the first 3 inverting logic element “And” uses the logic element “And”, in which the first 4 and second 5 logic inputs of the first 3 inverting logic element “And” har are sterilized by input current coordinates and have leaky input currents that correspond to input logical variables, and the first 6 output of the first 3 inverting logic element “I” is characterized by the output current coordinate and has a leaky output current, the second 7 inverting logic element “AND” is used the "And" element, in which the first 8 and second 9 logic inputs of the second 7 inverting logic element "And" are characterized by input current coordinates and have flowing e input currents that correspond to input logical variables, and the first 10 output of the second 7 inverting logic element “I” is characterized by an output current coordinate and has a flowing output current, the first 3 inverting logic element “And” has an additional current output 13 of the first 3 inverting logic element "And" in-phase with the first 6 current output of the first 3 inverting logic element "And" and connected to the first
Figure 00000003
the logic output of the device, the second 7 inverting logic element “AND” has an additional current output 14 of the second 7 inverting logic element “I” in phase with the first 10 current output of the second 7 inverting logic element “And” and connected to the second 12 (Q) logic output devices.

Схема RS-триггера-прототипа показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1 формулы изобретения.A diagram of the RS trigger prototype is shown in FIG. 1. In the drawing of FIG. 2 presents a diagram of the inventive device in accordance with paragraph 1 of the claims.

На чертеже фиг. 3 и фиг. 4 показаны обозначения первого 3 и второго 7 инвертирующих логических элементов «И», а также направления их входных и выходных токовых координат, которые обозначены стрелками.In the drawing of FIG. 3 and FIG. 4 shows the designations of the first 3 and second 7 inverting logic elements “AND”, as well as the directions of their input and output current coordinates, which are indicated by arrows.

На чертеже фиг. 5 приведена схема первого 3 инвертирующего логического элемента «И», соответствующая п. 2 формулы изобретения.In the drawing of FIG. 5 shows a diagram of the first 3 inverting logic element “AND”, corresponding to paragraph 2 of the claims.

На чертеже фиг. 6 представлена схема фиг. 5 в среде компьютерного моделирования МС9.In the drawing of FIG. 6 is a diagram of FIG. 5 in the computer simulation environment MC9.

На чертеже фиг. 7 приведены временные диаграммы работы схемы фиг. 6.In the drawing of FIG. 7 shows timing diagrams of the operation of the circuit of FIG. 6.

В соответствии с п. 3 формулы изобретения на чертеже фиг. 8 представлена схема второго 7 инвертирующего логического элемента «И».In accordance with claim 3, in the drawing of FIG. 8 is a diagram of the second 7 inverting logic element “AND”.

На чертеже фиг. 9 представлена схема фиг. 8 в среде компьютерного моделирования МС9.In the drawing of FIG. 9 is a diagram of FIG. 8 in the computer simulation environment MC9.

На чертеже фиг. 10 показана схема заявляемого RS-триггера, функциональная схема которого соответствует чертежу фиг. 2, а конкретное выполнение первого 3 и второго 7 инвертирующих логических элементов «И» соответствует чертежам фиг. 5 и фиг. 8.In the drawing of FIG. 10 shows a diagram of the inventive RS flip-flop, the functional diagram of which corresponds to the drawing of FIG. 2, and the specific embodiment of the first 3 and second 7 inverting logic elements “AND” corresponds to the drawings of FIG. 5 and FIG. 8.

На чертеже фиг. 11 представлена схема фиг. 10 в среде компьютерного моделирования МС9.In the drawing of FIG. 11 is a diagram of FIG. 10 in the computer simulation environment MC9.

На чертеже фиг. 12 представлена результаты компьютерного моделирования схемы RS триггера фиг. 11 в среде компьютерного моделирования МС9.In the drawing of FIG. 12 shows the results of computer simulation of the RS circuit of the trigger of FIG. 11 in the computer simulation environment MC9.

На чертеже фиг. 13 показана схема RS-триггера фиг. 10 на моделях HJV_TCMS.In the drawing of FIG. 13 shows a diagram of the RS flip-flop of FIG. 10 on HJV_TCMS models.

На чертеже фиг. 14 приведены результаты компьютерного моделирования RS триггера фиг. 13.In the drawing of FIG. 14 shows the results of computer simulation of the RS trigger of FIG. 13.

RS-триггер фиг. 2 содержит RS-триггер, содержащий первый 1 (S) и второй 2 (R) логические входы устройства, первый 3 инвертирующий логический элемент «И» с первым 4 и вторым 5 логическими входами первого 3 инвертирующего логического элемента «И», а также первым 6 выходом первого 3 инвертирующего логического элемента «И», второй 7 инвертирующий логический элемент «И» с первым 8 и вторым 9 логическими входами второго 7 инвертирующего логического элемента «И», а также вторым 10 выходом второго 7 инвертирующего логического элемента «И», причем первый 6 выход первого 3 инвертирующего логического элемента «И» связан с первым 8 логическим входом второго 7 инвертирующего логического элемента «И», первый 10 выход второго 7 инвертирующего логического элемента «И» соединен с первым 4 логическим входом первого 3 инвертирующего логического элемента «И», противофазные первый

Figure 00000004
и второй 12 (Q) логические выходы устройства, причем первый 1 (S) логический вход устройства соединен со вторым 5 логическим входом первого 3 инвертирующего логического элемента «И», второй 2 (R) логический вход устройства соединен со вторым 9 логическим входом второго 7 инвертирующего логического элемента «И». В качестве первого 3 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 4 и второй 5 логические входы первого 3 инвертирующего логического элемента «И» характеризуются входными токовыми координатами и имеют вытекающие входные токи, которые соответствуют входным логическим переменным, причем первый 6 выход первого 3 инвертирующего логического элемента «И» характеризуется выходной токовой координатой и имеет вытекающий выходной ток, в качестве второго 7 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 8 и второй 9 логические входы второго 7 инвертирующего логического элемента «И» характеризуются входными токовыми координатами и имеют втекающие входные токи, которые соответствуют входным логическим переменным, причем первый 10 выход второго 7 инвертирующего логического элемента «И» характеризуется выходной токовой координатой и имеет втекающий выходной ток, первый 3 инвертирующий логический элемент «И» имеет дополнительный токовый выход 13 первого 3 инвертирующего логического элемента «И», синфазный с первым 6 токовым выходом первого 3 инвертирующего логического элемента «И» и подключенный к первому
Figure 00000004
логическому выходу устройства, второй 7 инвертирующий логический элемент «И» имеет дополнительный токовый выход 14 второго 7 инвертирующего логического элемента «И», синфазный с первым 10 токовым выходом второго 7 инвертирующего логического элемента «И» и подключенный ко второму 12 (Q) логическому выходу устройства.The RS trigger of FIG. 2 contains an RS trigger containing the first 1 (S) and second 2 (R) logic inputs of the device, the first 3 inverting logic element “And” with the first 4 and second 5 logic inputs of the first 3 inverting logic element “And”, as well as the first 6 by the output of the first 3 inverting logic element “And”, the second 7 inverting logic element “And” with the first 8 and second 9 logic inputs of the second 7 inverting logic element “And”, as well as the second 10 output of the second 7 inverting logic element “And”, moreover, the first 6 output of the first 3 inv rtiruyuschego logical element "I" is connected to a first input of the second logic 8 7 inverting logic element "I", the first output 10 of the second inverting logic element 7 "I" 4 connected to the first logic input 3 of the first inverting logic "AND" element, the first antiphase
Figure 00000004
and the second 12 (Q) logic outputs of the device, with the first 1 (S) logical input of the device connected to the second 5 logical input of the first 3 inverting logic element “And”, the second 2 (R) logical input of the device connected to the second 9 logical input of the second 7 inverting logical element "AND". As the first 3 inverting logic element “AND”, the logical element “And” is used, in which the first 4 and second 5 logical inputs of the first 3 inverting logic element “And” are characterized by input current coordinates and have leaky input currents that correspond to input logical variables, moreover, the first 6 output of the first 3 inverting logic element "And" is characterized by the output current coordinate and has a leaking output current, as the second 7 inverting logic element "And" the logical element “And” is used, in which the first 8 and second 9 logical inputs of the second 7 inverting logical element “And” are characterized by input current coordinates and have flowing input currents that correspond to input logical variables, the first 10 output of the second 7 inverting logical element “ AND ”is characterized by the output current coordinate and has an incoming output current, the first 3 inverting logic element“ And ”has an additional current output 13 of the first 3 inverting logical elec element "I" in phase with the first 6 current output of the first 3 inverting logic element "And" and connected to the first
Figure 00000004
the logic output of the device, the second 7 inverting logic element “AND” has an additional current output 14 of the second 7 inverting logic element “I” in phase with the first 10 current output of the second 7 inverting logic element “And” and connected to the second 12 (Q) logic output devices.

Первый 1 (S) логический вход устройства в схеме фиг. 2 соответствует принятому в технической литературе буквенному обозначению как S вход триггера, а второй 2 (R) логический вход устройства - как R вход триггера.The first 1 (S) logical input of the device in the circuit of FIG. 2 corresponds to the letter designation accepted in the technical literature as the S input of the trigger, and the second 2 (R) logical input of the device as the R input of the trigger.

На чертеже фиг. 5, в соответствии с п. 2 формулы изобретения, первый 3 инвертирующий логический элемент «И» содержит первый 15 и второй 16 выходные транзисторы, базы которых подключены к первому 17 источнику напряжения смещения, первый 18 и второй 19 вспомогательные транзисторы противоположного типа проводимости, базы которых подключены ко второму 20 источнику напряжения смещения, объединенные эмиттеры первого 15 выходного транзистора и первого 18 вспомогательного транзистора подключены к первому 4 и второму 5 логическим входам первого 3 инвертирующего логического элемента «И» и через первый 21 источник опорного тока соединены с первой 22 шиной источника питания, коллектор первого 15 выходного транзистора подключен ко входу первого 23 токового зеркала, согласованного с первой 22 шиной источника питания, выход первого 23 токового зеркала подключен к объединенным эмиттерами второго 16 выходного транзистора и второго 19 вспомогательного транзистора и через второй 24 источник опорного тока соединен со второй 25 шиной источника питания, коллектор второго 16 выходного транзистора связан со входом второго 26 токового зеркала, согласованного с первой 22 шиной источника питания, коллекторы первого 18 и второго 19 вспомогательных транзисторов подключены ко второй 25 шине источника питания, причем первый токовый выход второго 26 токового зеркала соединен с первым 6 токовым выходом первого 3 инвертирующего логического элемента «И», а синфазный с ним второй токовый выход второго 26 токового зеркала соединен с дополнительным токовым выходом 13 первого 3 инвертирующего логического элемента «И».In the drawing of FIG. 5, in accordance with paragraph 2 of the claims, the first 3 inverting logic element “And” contains the first 15 and second 16 output transistors, the bases of which are connected to the first 17 bias voltage source, the first 18 and second 19 auxiliary transistors of the opposite type of conductivity, base which are connected to the second 20 bias voltage source, the combined emitters of the first 15 output transistor and the first 18 auxiliary transistor are connected to the first 4 and second 5 logic inputs of the first 3 inverting logic of the second element “I” and through the first 21 sources of reference current are connected to the first 22 bus of the power source, the collector of the first 15 output transistor is connected to the input of the first 23 current mirror, matched with the first 22 bus of the power source, the output of the first 23 current mirror is connected to the combined emitters the second 16 output transistor and the second 19 auxiliary transistor and through the second 24 reference current source connected to the second 25 bus power supply, the collector of the second 16 output transistor is connected to the input of the second 26 t a shunt mirror, matched with the first 22 bus of the power source, the collectors of the first 18 and second 19 auxiliary transistors are connected to the second 25 bus of the power source, and the first current output of the second 26 current mirrors is connected to the first 6 current output of the first 3 inverting logic element “And”, and in-phase with it, the second current output of the second 26 current mirrors is connected to the additional current output 13 of the first 3 inverting logic element "And".

На чертеже фиг. 8, в соответствии с п. 3 формулы изобретения, второй 7 инвертирующий логический элемент «И» содержит третий 27 и четвертый 28 выходные транзисторы, базы которых подключены к третьему 29 источнику напряжения смещения, третий 30 и четвертый 31 вспомогательные транзисторы противоположного типа проводимости, базы которых подключены ко четвертому 32 источнику напряжения смещения, объединенные эмиттеры третьего 27 выходного транзистора и третьего 30 вспомогательного транзистора подключены к первому 8 и второму 9 токовым логическим входам второго 7 логического элемента «И» и через третий 33 источник опорного тока соединены со второй 25 шиной источника питания, коллектор третьего 30 вспомогательного транзистора подключен ко входу третьего 34 токового зеркала, согласованного со второй 25 шиной источника питания, выход третьего 34 токового зеркала подключен к объединенным эмиттерами четвертого 28 выходного транзистора и четвертого 31 вспомогательного транзистора и через четвертый 35 источник опорного тока соединен с первой 22 шиной источника питания, коллектор четвертого 31 вспомогательного транзистора связан со входом четвертого 36 токового зеркала, согласованного со второй 25 шиной источника питания, коллекторы третьего 27 и четвертого 28 выходных транзисторов подключены к первой 22 шине источника питания, причем первый токовый выход четвертого 36 токового зеркала соединен с первым 10 токовым логическим выходом второго 7 инвертирующего логического элемента «И», а синфазный с ним второй токовый выход четвертого 36 токового зеркала соединен с дополнительным токовым выходом 14 второго 7 инвертирующего логического элемента «И».In the drawing of FIG. 8, in accordance with paragraph 3 of the claims, the second And inverting logic element “And” contains the third 27 and fourth 28 output transistors, the bases of which are connected to the third 29 bias voltage source, the third 30 and fourth 31 auxiliary transistors of the opposite type of conductivity, base which are connected to the fourth 32 source of bias voltage, the combined emitters of the third 27 output transistor and the third 30 auxiliary transistor are connected to the first 8 and second 9 current logic inputs of the second 7 log of a natural element “I” and through a third 33 source of reference current are connected to the second 25 bus of the power source, the collector of the third 30 auxiliary transistor is connected to the input of the third 34 current mirror, matched with the second 25 bus of the power source, the output of the third 34 current mirror is connected to the combined emitters the fourth 28 output transistor and the fourth 31 auxiliary transistor and through the fourth 35 a reference current source connected to the first 22 bus power supply, the collector of the fourth 31 auxiliary trans the anistor is connected to the input of the fourth 36 current mirror, matched with the second 25 bus of the power source, the collectors of the third 27 and fourth 28 output transistors are connected to the first 22 bus of the power source, and the first current output of the fourth 36 current mirror is connected to the first 10 current logical output of the second 7 the inverting logic element “And”, and the second current output in phase with it of the fourth 36 current mirror is connected to the additional current output 14 of the second 7 inverting logic element “And”.

Кроме этого на чертеже фиг. 8 показаны резисторы 37 и 38, которые моделируют нагрузку по второму 10 выходу второго 7 инвертирующего логического элемента «И» и второму 12 (Q) логическому выходу устройства.In addition, in the drawing of FIG. 8 shows resistors 37 and 38, which simulate the load of the second 10 output of the second 7 inverting logic element “And” and the second 12 (Q) logic output of the device.

На чертеже фиг. 10 первый 17 и третий 29 источники напряжения смещения имеют одинаковые напряжения и поэтому в ряде случаев могут быть объединены. Аналогично вместо второго 20 и четвертого 32 источников напряжения смещения может использоваться одна шина питания.In the drawing of FIG. 10 first 17 and third 29 sources of bias voltage have the same voltage and therefore, in some cases, can be combined. Similarly, instead of the second 20 and fourth 32 bias voltage sources, one power bus can be used.

Рассмотрим работу заявляемого устройства фиг. 8. Структура и принцип его работы аналогичны структуре и принципу работы классического RS-триггера (фиг. 1): он представляет собой систему двух инвертирующих логических элементов «И» (2И-НЕ), охваченных положительной обратной связью. Отличием является иное построение первого 3 и второго 7 инвертирующего логического элемента «И» (2И-НЕ) и способ реализации токовых обратных связей.Consider the operation of the inventive device of FIG. 8. The structure and principle of its operation are similar to the structure and principle of operation of the classic RS-trigger (Fig. 1): it is a system of two inverting logic elements “AND” (2I-NOT), covered by positive feedback. The difference is a different construction of the first 3 and second 7 inverting logic element "AND" (2I-NOT) and the way to implement current feedbacks.

Логическая реализация элемента «2И-НЕ» производится в линейной алгебре [35-37] на основе выраженияThe logical implementation of the 2I-NOT element is performed in linear algebra [35-37] based on the expression

Figure 00000005
Figure 00000005

где x1, x2 - входные логические токовые переменные.where x 1 , x 2 are the input logical current variables.

Для схемотехнической реализации логических элементов на основе выражения (1) используются токовые зеркала. Для двоичных переменных логический ноль представляется отсутствием некоторого заданного кванта тока I0, а единица - наличием кванта тока I0. При этом знак кванта определяется его направлением (втекающим, вытекающим). При токовом сигнальном представлении логических переменных направление тока не влияет на значение переменной, а зависит только от знака слагаемых в операциях алгебраического суммирования, реализующих выражения линейной алгебры (1). Объединение таких логических элементов в более сложные структуры требует согласования не только уровней квантов тока I0, но и направлений входных и выходных токовых логических сигналов (фиг. 3, фиг. 4).For circuitry implementation of logic elements based on expression (1), current mirrors are used. For binary variables, a logical zero is represented by the absence of a given current quantum I 0 , and one by the presence of a current quantum I 0 . In this case, the sign of a quantum is determined by its direction (flowing in, flowing out). In the current signal representation of logical variables, the direction of the current does not affect the value of the variable, but depends only on the sign of the terms in the operations of algebraic summation, realizing the expressions of linear algebra (1). The combination of such logical elements into more complex structures requires coordination not only of the levels of current quanta I 0 , but also of the directions of the input and output current logic signals (Fig. 3, Fig. 4).

Структурная организация элемента «2И-НЕ» с учетом особенностей токового представления сигналов приведена на чертеже фиг. 3. Она отличается наличием двух идентичных выходных токовых сигналов, один из которых предназначен для организации цепи положительной обратной связи, а второй - для подключения к внешним элементам схемы, в которой триггер используется.The structural organization of the 2I-NOT element, taking into account the peculiarities of the current representation of the signals, is shown in the drawing of FIG. 3. It is distinguished by the presence of two identical output current signals, one of which is intended for organizing a positive feedback circuit, and the second for connecting to external elements of the circuit in which the trigger is used.

Схемотехническая реализация первого 3 инвертирующего логического элемента «И» с токовыми входным и выходным логическими сигналами показана на чертежах фиг. 5. На фиг. 6 приведена схема фиг. 5 в среде компьютерного моделирования МС9, а на чертеже фиг. 7 - результаты моделирования логического элемента «2И-НЕ» фиг. 6 с токовыми логическими сигналами.The circuitry implementation of the first 3 inverting logic element “AND” with current input and output logic signals is shown in the drawings of FIG. 5. In FIG. 6 is a diagram of FIG. 5 in the computer simulation environment MC9, and in the drawing of FIG. 7 - simulation results of the logic element “2I-NOT” of FIG. 6 with current logic signals.

В соответствии с п. 3 формулы изобретения на чертеже фиг. 8 представлена схема второго 7 инвертирующего логического элемента «И». На фиг. 9 приведена схема фиг. 8 в среде компьютерного моделирования МС9.In accordance with claim 3, in the drawing of FIG. 8 is a diagram of the second 7 inverting logic element “AND”. In FIG. 9 is a diagram of FIG. 8 in the computer simulation environment MC9.

Заявляемое устройство фиг. 10 состоит из двух логических элементов «2И-НЕ» фиг. 5 и фиг. 8 с токовыми входными и выходными логическими сигналами. Выходной логический токовый сигнал обратной связи подается на первый 4 логический вход первого 3 инвертирующего логического элемента «И» с коэффициентом передачи по току Ki=2 в четвертом 36 токовом зеркале.The inventive device of FIG. 10 consists of two logic elements “2I-NOT” of FIG. 5 and FIG. 8 with current input and output logic signals. The output logical current feedback signal is supplied to the first 4 logical input of the first 3 inverting logic element “AND” with the current transfer coefficient Ki = 2 in the fourth 36 current mirror.

Традиционные сигналы установки заявляемого RS-триггера в единичное (S) или нулевое (R) состояния поступают в виде квантов тока на первый 1 (S) или второй 2 (R) логические входы устройства соответственно (фиг. 10).Traditional signals of the installation of the inventive RS-trigger in a single (S) or zero (R) state come in the form of current quanta at the first 1 (S) or second 2 (R) logic inputs of the device, respectively (Fig. 10).

В точке алгебраического суммирования токов (узел 5 логического токового входа 5) (фиг. 10) реализуется операция вычитания (S+out2)-1, в которой сигналом единицы является выходной сигнал первого 21 источника опорного тока. Результат операции подается на объединенные эмиттеры первого 15 выходного и первого 18 вспомогательного транзисторов. Если разность положительна, то разностный квант тока замыкается на вторую 25 шину источника питания через первый 18 вспомогательный транзистор. В противном случае результат в виде соответствующего кванта тока поступает на вход первого 23 токового зеркала, где инвертируется в квант вытекающего тока и поступает в точку алгебраического суммирования, в которой реализуется операция 1 - ((S+out2)-1), где единицей является выходной ток I0 второго 24 источника опорного тока. Результат операции поступает на объединенные эмиттеры второго 16 выходного и второго 19 вспомогательного транзисторов. Если разность положительна, то разностный квант тока замыкается на вторую 25 шину источника питания через второй 19 вспомогательный транзистор. В противном случае сигнал в виде кванта разностного тока поступает на вход второго 26 токового зеркала, где «размножается» и передается на первый 6 выход и дополнительный токовый выход 13 первого 3 инвертирующего логического элемента «И». Дополнительный токовый выход 13 первого 3 инвертирующего логического элемента «И» второго 26 токового зеркала является первым

Figure 00000006
выходом заявляемого RS-триггера. Его логическая функция описывается выражениемAt the point of algebraic summation of currents (node 5 of the logical current input 5) (Fig. 10), the subtraction operation (S + out2) -1 is implemented, in which the signal of the unit is the output signal of the first 21 sources of the reference current. The result of the operation is fed to the combined emitters of the first 15 output and first 18 auxiliary transistors. If the difference is positive, then the difference current quantum is closed on the second 25 bus of the power source through the first 18 auxiliary transistor. Otherwise, the result in the form of the corresponding current quantum is fed to the input of the first 23 current mirror, where it is inverted to the quantum of the outgoing current and fed to the algebraic summation point, in which the operation 1 - ((S + out2) -1) is implemented, where the unit is the output current I 0 of the second 24 reference current source. The result of the operation goes to the combined emitters of the second 16 output and second 19 auxiliary transistors. If the difference is positive, then the difference current quantum is closed on the second 25 bus of the power source through the second 19 auxiliary transistor. Otherwise, the signal in the form of a quantum of the differential current is fed to the input of the second 26 current mirror, where it is “multiplied” and transmitted to the first 6 output and the additional current output 13 of the first 3 inverting logic element “AND”. Additional current output 13 of the first 3 inverting logic element "And" of the second 26 current mirror is the first
Figure 00000006
the output of the inventive RS-trigger. Its logical function is described by the expression

Figure 00000007
Figure 00000007

В точке алгебраического суммирования, которая соответствует первому 8 логическому входу второго 7 инвертирующего логического элемента «И», выполняется операция ((R+out1)-1), в которой сигналом единицы является выходной сигнал опорного источника тока 33. Результат операции подается на объединенные эмиттеры третьего 27 выходного транзистора и третьего 30 вспомогательного транзистора. Если разность положительна, то квант разностного тока замыкается на первую 22 шину источника питания через третий 30 вспомогательный транзистор. В противном случае сигнал в виде кванта разностного тока поступает на вход третьего 34 токового зеркала, где он инвертируется по направлению.At the point of algebraic summation, which corresponds to the first 8 logical input of the second 7 inverting logic element “AND”, the operation ((R + out1) -1) is performed, in which the unit signal is the output signal of the reference current source 33. The result of the operation is fed to the combined emitters third 27 output transistor and third 30 auxiliary transistor. If the difference is positive, then the difference current quantum is closed on the first 22 bus of the power source through the third 30 auxiliary transistor. Otherwise, the signal in the form of a quantum of the differential current is fed to the input of the third 34 current mirror, where it is inverted in the direction.

С токового выхода третьего 34 токового зеркала квант тока подается в точку алгебраического суммирования, в которой реализуется операция 1 - ((R+out1)-1), где единицей является квант тока четвертого 35 источника опорного тока. Результат операции поступает на объединенные эмиттеры четвертого 28 выходного и четвертого 31 вспомогательного транзисторов. Если разность положительна, то квант разностного тока замыкается на первую 22 шину источника питания через четвертый 28 выходной транзистор. В противном случае сигнал в виде кванта разностного тока поступает на вход четвертого 36 токового зеркала, где он инвертируется по направлению. Со второго 14 логического токового выхода четвертого 36 токового зеркала снимается выходной сигнал второго 12 (Q) логического выхода устройства в виде кванта разностного тока. Дополнительный токовый выход 14 второго 7 инвертирующего логического элемента «И» четвертого 36 токового зеркала является вторым 12 (Q) логическим выходом заявляемого устройства. Его логическая функция описывается выражениемFrom the current output of the third 34 current mirror, a current quantum is supplied to the algebraic summation point, in which operation 1 - ((R + out1) -1) is implemented, where the unit is the current quantum of the fourth 35 source of the reference current. The result of the operation goes to the combined emitters of the fourth 28 output and fourth 31 auxiliary transistors. If the difference is positive, then the difference current quantum is closed on the first 22 bus of the power source through the fourth 28 output transistor. Otherwise, the signal in the form of a quantum of the differential current is fed to the input of the fourth 36 current mirror, where it is inverted in the direction. From the second 14 logical current output of the fourth 36 current mirror, the output signal of the second 12 (Q) logical output of the device is taken in the form of a differential current quantum. The additional current output 14 of the second 7 inverting logic element “And” of the fourth 36 current mirror is the second 12 (Q) logic output of the inventive device. Its logical function is described by the expression

Figure 00000008
Figure 00000008

Резисторы 38 и 39 используются для определения наличия тока в процессе экспериментальных исследований схемы фиг. 10.Resistors 38 and 39 are used to determine the presence of current during experimental studies of the circuit of FIG. 10.

Как видно из приведенного описания, реализация логической функции RS-триггера фиг. 10 производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы фиг. 10 работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие RS-триггера. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи в сложных системах на кристалле, что уменьшает их количество. Использование стабильных значений квантов тока I0, а также определение выходного логического сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).As can be seen from the above description, the implementation of the logical function of the RS trigger of FIG. 10 is performed by forming an algebraic sum of current quanta and highlighting certain values of this sum of currents. All elements of the illustrated circuit of FIG. 10 operate in the active mode, which assumes the absence of saturation during the switching process, which increases the overall speed of the RS-trigger. In addition, the use of a multi-valued internal representation of signals increases the information content of communication lines in complex systems on a chip, which reduces their number. The use of stable values of current quanta I 0 , as well as the determination of the output logical signal by the difference of these currents, provides a small dependence of the functioning of the circuit on external destabilizing factors (deviation of the supply voltage, radiation and temperature effects, common mode noise, etc.).

Показанные на чертежах фиг. 12, фиг. 14 результаты моделирования подтверждают указанные свойства заявляемой схемы RS-триггера фиг. 10.Shown in the drawings of FIG. 12, FIG. 14, the simulation results confirm the indicated properties of the inventive RS-flip-flop circuit of FIG. 10.

Таким образом, рассмотренное схемотехническое решение RS-триггера характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу специализированных вычислительных и управляющих устройств, использующих токовое представление информационных сигналов.Thus, the considered circuitry solution of the RS-trigger is characterized by a multi-valued state of internal signals and signals at its current inputs and outputs, which can be the basis for specialized computing and control devices using the current representation of information signals.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Патент US 2011/0121877, fig. 91. Patent US 2011/0121877, fig. 9

2. Патент EP 06011821, fig. 22. Patent EP 06011821, fig. 2

3. Патент US 5.994.936, fig. 33. Patent US 5.994.936, fig. 3

4. Патент US 5.327.020, fig. 14. Patent US 5.327.020, fig. one

5. Патент US 6.362.674, fig. 4A5. Patent US 6.362.674, fig. 4A

6. Патент US 6.535.0246. Patent US 6.535.024

7. Патент US 7.098.652, fig. 1, fig. 107. Patent US 7.098.652, fig. 1, fig. 10

8. Патент US 4.441.075 fig. 18. Patent US 4.441.075 fig. one

9. Авторское свидетельство СССР 13907909. USSR copyright certificate 1390790

10. Авторское свидетельство СССР 119379810. USSR Copyright Certificate 1193798

11. Авторское свидетельство СССР 137073211. Copyright certificate of the USSR 1370732

12. Патент US 5.065.052, fig. 3, fig. 1012. Patent US 5.065.052, fig. 3, fig. 10

13. Патент US 7.697.319, fig. 213. Patent US 7.697.319, fig. 2

14. Патент US 8.232.825, fig. 914. Patent US 8.232.825, fig. 9

15. Патент US 8.115.522 fig.215. US patent 8.115.522 fig.2

16. Патент US 7.626.43316. Patent US 7.626.433

17. Патент US 7.236.029 fig. 317. Patent US 7.236.029 fig. 3

18. Патент US 6.268.752 fig. 418. US patent 6,268,752 fig. four

19. Патент US 6.486.72019. Patent US 6.486.720

20. Патентная заявка US 2002/0003443 fig. 420. Patent application US 2002/0003443 fig. four

21. Патент US 6.714.06021. Patent US 6.714.060

22. Патент US 5.025.17422. Patent US 5.025.174

23. Патент US 5.945.85823. Patent US 5.945.858

24. Патент US 5.892.382 fig. 224. Patent US 5.892.382 fig. 2

25. Патент US 5.844.437 fig. 225. US Pat. No. 5,844,437 fig. 2

26. Патент US 5.220.21226. US patent 5.220.212

27. Патент US 5.815.019 fig. 127. US patent 5.815.019 fig. one

28. Патент US 5.541.544 fig. 128. US Pat. No. 5,541,544 fig. one

29. Патент US 5.001.361 fig. 329. Patent US 5.001.361 fig. 3

30. Патент US 5.969.556 fig. 130. US patent 5.969.556 fig. one

31. Патент US 4.156.819 fig. 231. US Pat. No. 4,156,819 fig. 2

32. Патент US 4.779.009 fig. 432. Patent US 4.779.009 fig. four

33. Патент US 4.309.625 fig. 433. US patent 4.309.625 fig. four

34. Патент US 3.305.72834. Patent US 3.305.728

35. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.35. Malyugin V.D. Realization of Boolean functions by arithmetic polynomials // Automation and Remote Control, 1982. No. 4. S. 84-93.

36. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.36. Chernov N.I. Fundamentals of the theory of the logical synthesis of digital structures over the field of real numbers // Monograph. - Taganrog: TRTU, 2001 .-- 147 p.

37. Чернов Н.И. Линейный синтез цифровых структур АСОИУ // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.37. Chernov N.I. Linear synthesis of digital structures ASOIU // Textbook Taganrog. - TRTU, 2004, 118 p.

Claims (3)

1. RS-триггер, содержащий первый 1 (S) и второй 2 (R) логические входы устройства, первый 3 инвертирующий логический элемент «И» с первым 4 и вторым 5 логическими входами первого 3 инвертирующего логического элемента «И», а также первым 6 выходом первого 3 инвертирующего логического элемента «И», второй 7 инвертирующий логический элемент «И» с первым 8 и вторым 9 логическими входами второго 7 инвертирующего логического элемента «И», а также вторым 10 выходом второго 7 инвертирующего логического элемента «И», причем первый 6 выход первого 3 инвертирующего логического элемента «И» связан с первым 8 логическим входом второго 7 инвертирующего логического элемента «И», первый 10 выход второго 7 инвертирующего логического элемента «И» соединен с первым 4 логическим входом первого 3 инвертирующего логического элемента «И», противофазные первый 11
Figure 00000009
и второй 12 (Q) логические выходы устройства, причем первый 1 (S) логический вход устройства соединен со вторым 5 логическим входом первого 3 инвертирующего логического элемента «И», второй 2 (R) логический вход устройства соединен со вторым 9 логическим входом второго 7 инвертирующего логического элемента «И», отличающийся тем, что в качестве первого 3 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 4 и второй 5 логические входы первого 3 инвертирующего логического элемента «И» характеризуются входными токовыми координатами и имеют вытекающие входные токи, которые соответствуют входным логическим переменным, причем первый 6 выход первого 3 инвертирующего логического элемента «И» характеризуется выходной токовой координатой и имеет вытекающий выходной ток, в качестве второго 7 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 8 и второй 9 логические входы второго 7 инвертирующего логического элемента «И» характеризуются входными токовыми координатами и имеют втекающие входные токи, которые соответствуют входным логическим переменным, причем первый 10 выход второго 7 инвертирующего логического элемента «И» характеризуется выходной токовой координатой и имеет втекающий выходной ток, первый 3 инвертирующий логический элемент «И» имеет дополнительный токовый выход 13 первого 3 инвертирующего логического элемента «И», синфазный с первым 6 токовым выходом первого 3 инвертирующего логического элемента «И» и подключенный к первому 11
Figure 00000010
логическому выходу устройства, второй 7 инвертирующий логический элемент «И» имеет дополнительный токовый выход 14 второго 7 инвертирующего логического элемента «И», синфазный с первым 10 токовым выходом второго 7 инвертирующего логического элемента «И» и подключенный ко второму 12 (Q) логическому выходу устройства.1. RS-trigger containing the first 1 (S) and second 2 (R) logic inputs of the device, the first 3 inverting logic element “And” with the first 4 and second 5 logic inputs of the first 3 inverting logic element “And”, as well as the first 6 by the output of the first 3 inverting logic element “And”, the second 7 inverting logic element “And” with the first 8 and second 9 logic inputs of the second 7 inverting logic element “And”, as well as the second 10 output of the second 7 inverting logic element “And”, with the first 6 output of the first 3 inverting th NAND gate "AND" associated with the first eight logic input of the second 7 inverting AND gate "AND", the first 10 output of the second 7, the inverting logic element "I" is coupled to the first four logic input of the first 3 inverting logical "AND" element antiphase first 11
Figure 00000009
and the second 12 (Q) logic outputs of the device, with the first 1 (S) logical input of the device connected to the second 5 logical input of the first 3 inverting logic element “And”, the second 2 (R) logical input of the device connected to the second 9 logical input of the second 7 inverting logic element “I”, characterized in that the first 3 inverting logic element “And” uses the logic element “And”, in which the first 4 and second 5 logic inputs of the first 3 inverting logic element “And” are characterized by the input current coordinates and have flowing input currents that correspond to input logical variables, and the first 6 output of the first 3 inverting logic element “And” is characterized by the output current coordinate and has a flowing output current, as the second 7 inverting logic element “And” the logic element is used "And", in which the first 8 and second 9 logic inputs of the second 7 inverting logic element "And" are characterized by input current coordinates and have flowing input currents, to which correspond to input logical variables, the first 10 output of the second 7 inverting logic element “I” characterized by the output current coordinate and flowing output current, the first 3 inverting logic element “I” has an additional current output 13 of the first 3 inverting logic element “I”, common-mode with the first 6 current output of the first 3 inverting logic element “And” and connected to the first 11
Figure 00000010
the logic output of the device, the second 7 inverting logic element “AND” has an additional current output 14 of the second 7 inverting logic element “I” in phase with the first 10 current output of the second 7 inverting logic element “And” and connected to the second 12 (Q) logic output devices. 2. RS-триггер по п. 1, отличающийся тем, что первый 3 инвертирующий логический элемент «И» содержит первый 15 и второй 16 выходные транзисторы, базы которых подключены к первому 17 источнику напряжения смещения, первый 18 и второй 19 вспомогательные транзисторы противоположного типа проводимости, базы которых подключены ко второму 20 источнику напряжения смещения, объединенные эмиттеры первого 15 выходного транзистора и первого 18 вспомогательного транзистора подключены к первому 4 и второму 5 логическим входам первого 3 инвертирующего логического элемента «И» и через первый 21 источник опорного тока соединены с первой 22 шиной источника питания, коллектор первого 15 выходного транзистора подключен ко входу первого 23 токового зеркала, согласованного с первой 22 шиной источника питания, выход первого 23 токового зеркала подключен к объединенным эмиттерами второго 16 выходного транзистора и второго 19 вспомогательного транзистора и через второй 24 источник опорного тока соединен со второй 25 шиной источника питания, коллектор второго 16 выходного транзистора связан со входом второго 26 токового зеркала, согласованного с первой 22 шиной источника питания, коллекторы первого 18 и второго 19 вспомогательных транзисторов подключены ко второй 25 шине источника питания, причем первый токовый выход второго 26 токового зеркала соединен с первым 6 токовым выходом первого 3 инвертирующего логического элемента «И», а синфазный с ним второй токовый выход второго 26 токового зеркала соединен с дополнительным токовым выходом 13 первого 3 инвертирующего логического элемента «И».2. The RS-trigger according to claim 1, characterized in that the first 3 inverting logic element “I” contains the first 15 and second 16 output transistors, the bases of which are connected to the first 17 bias voltage source, the first 18 and second 19 auxiliary transistors of the opposite type conductivity, the bases of which are connected to the second 20 bias voltage source, the combined emitters of the first 15 output transistor and the first 18 auxiliary transistor are connected to the first 4 and second 5 logic inputs of the first 3 inverting logic element "And" and through the first 21 sources of reference current are connected to the first 22 bus power source, the collector of the first 15 output transistor is connected to the input of the first 23 current mirror, matched with the first 22 bus power source, the output of the first 23 current mirror is connected to the combined emitters of the second 16 of the output transistor and the second 19 auxiliary transistor and through the second 24 source of reference current is connected to the second 25 bus power source, the collector of the second 16 output transistor is connected to the input of the second 26 current of the mirror, coordinated with the first 22 bus of the power source, the collectors of the first 18 and second 19 auxiliary transistors are connected to the second 25 bus of the power source, and the first current output of the second 26 current mirrors is connected to the first 6 current output of the first 3 inverting logic element “And”, and in-phase with it, the second current output of the second 26 current mirrors is connected to the additional current output 13 of the first 3 inverting logic element "And". 3. RS-триггер по п. 1, отличающийся тем, что второй 7 инвертирующий логический элемент «И» содержит третий 27 и четвертый 28 выходные транзисторы, базы которых подключены к третьему 29 источнику напряжения смещения, третий 30 и четвертый 31 вспомогательные транзисторы противоположного типа проводимости, базы которых подключены ко четвертому 32 источнику напряжения смещения, объединенные эмиттеры третьего 27 выходного транзистора и третьего 30 вспомогательного транзистора подключены к первому 8 и второму 9 токовым логическим входам второго 7 логического элемента «И» и через третий 33 источник опорного тока соединены со второй 25 шиной источника питания, коллектор третьего 30 вспомогательного транзистора подключен ко входу третьего 34 токового зеркала, согласованного со второй 25 шиной источника питания, выход третьего 34 токового зеркала подключен к объединенным эмиттерам четвертого 28 выходного транзистора и четвертого 31 вспомогательного транзистора и через четвертый 35 источник опорного тока соединен с первой 22 шиной источника питания, коллектор четвертого 31 вспомогательного транзистора связан со входом четвертого 36 токового зеркала, согласованного со второй 25 шиной источника питания, коллекторы третьего 27 и четвертого 28 выходных транзисторов подключены к первой 22 шине источника питания, причем первый токовый выход четвертого 36 токового зеркала соединен с первым 10 токовым логическим выходом второго 7 инвертирующего логического элемента «И», а синфазный с ним второй токовый выход четвертого 36 токового зеркала соединен с дополнительным токовым выходом 14 второго 7 инвертирующего логического элемента «И».3. The RS-flip-flop according to claim 1, characterized in that the second 7 inverting logic element “I” contains the third 27 and fourth 28 output transistors, the bases of which are connected to the third 29 bias voltage source, the third 30 and fourth 31 auxiliary transistors of the opposite type conductivity, the bases of which are connected to the fourth 32 source of bias voltage, the combined emitters of the third 27 output transistor and the third 30 auxiliary transistor are connected to the first 8 and second 9 current logic inputs of the second 7 logic of the “I” element and through the third 33 the reference current source are connected to the second 25 bus of the power source, the collector of the third 30 auxiliary transistor is connected to the input of the third 34 current mirror, matched with the second 25 bus of the power source, the output of the third 34 current mirror is connected to the combined emitters the fourth 28 output transistor and the fourth 31 auxiliary transistor and through the fourth 35 reference current source connected to the first 22 bus power supply, the collector of the fourth 31 auxiliary trans the stack is connected to the input of the fourth 36 current mirror, matched with the second 25 bus power supply, the collectors of the third 27 and fourth 28 output transistors are connected to the first 22 bus power supply, and the first current output of the fourth 36 current mirror is connected to the first 10 current logical output of the second 7 the inverting logic element “And”, and the second current output in phase with it of the fourth 36 current mirror is connected to the additional current output 14 of the second 7 inverting logic element “And”.
RU2015155155A 2015-12-22 2015-12-22 Rs-trigger RU2615069C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015155155A RU2615069C1 (en) 2015-12-22 2015-12-22 Rs-trigger

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015155155A RU2615069C1 (en) 2015-12-22 2015-12-22 Rs-trigger

Publications (1)

Publication Number Publication Date
RU2615069C1 true RU2615069C1 (en) 2017-04-03

Family

ID=58505704

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015155155A RU2615069C1 (en) 2015-12-22 2015-12-22 Rs-trigger

Country Status (1)

Country Link
RU (1) RU2615069C1 (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2692041C1 (en) * 2018-10-10 2019-06-19 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger synchronous r-s trigger
RU2693299C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger-type asynchronous rs flip-flop on field transistors
RU2693297C1 (en) * 2018-10-09 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggered asynchronous rs flip-flop
RU2695979C1 (en) * 2018-12-21 2019-07-29 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Binary current threshold rs-trigger
RU2702051C1 (en) * 2018-10-16 2019-10-03 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger synchronous r-s trigger on field-effect transistors
RU2731438C2 (en) * 2018-10-16 2020-09-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger synchronous r-s flip-flop
RU203342U1 (en) * 2020-12-08 2021-04-01 федеральное государственное бюджетное образовательное учреждение высшего образования "Алтайский государственный технический университет им. И.И. Ползунова" (АлтГТУ) Small-sized information-stable R-S trigger

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1626341A1 (en) * 1989-02-27 1991-02-07 Кустовой Вычислительный Центр Белорусского Республиканского Банка Госбанка Ссср Rs flip-flop
US8232825B2 (en) * 2009-07-01 2012-07-31 Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) Self-timed RS-trigger with the enhanced noise immunity
RU2514789C1 (en) * 2012-09-24 2014-05-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Rs flip-flop with multidigit internal signal presentation
RU2547225C1 (en) * 2014-04-17 2015-04-10 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) Multidigit logical element of cyclic shift

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1626341A1 (en) * 1989-02-27 1991-02-07 Кустовой Вычислительный Центр Белорусского Республиканского Банка Госбанка Ссср Rs flip-flop
US8232825B2 (en) * 2009-07-01 2012-07-31 Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) Self-timed RS-trigger with the enhanced noise immunity
RU2514789C1 (en) * 2012-09-24 2014-05-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Rs flip-flop with multidigit internal signal presentation
RU2547225C1 (en) * 2014-04-17 2015-04-10 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) Multidigit logical element of cyclic shift

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2693297C1 (en) * 2018-10-09 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggered asynchronous rs flip-flop
RU2692041C1 (en) * 2018-10-10 2019-06-19 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger synchronous r-s trigger
RU2693299C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger-type asynchronous rs flip-flop on field transistors
RU2702051C1 (en) * 2018-10-16 2019-10-03 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger synchronous r-s trigger on field-effect transistors
RU2731438C2 (en) * 2018-10-16 2020-09-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger synchronous r-s flip-flop
RU2695979C1 (en) * 2018-12-21 2019-07-29 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Binary current threshold rs-trigger
RU203342U1 (en) * 2020-12-08 2021-04-01 федеральное государственное бюджетное образовательное учреждение высшего образования "Алтайский государственный технический университет им. И.И. Ползунова" (АлтГТУ) Small-sized information-stable R-S trigger

Similar Documents

Publication Publication Date Title
RU2615069C1 (en) Rs-trigger
CN106815636B (en) A kind of neuron circuit based on memristor
RU2331105C1 (en) Universal bridge inverting adder
Vranesic et al. Engineering aspects of multi-valued logic systems
RU2604682C1 (en) Rs flip-flop
RU2553071C1 (en) Multi-valued logical gate of reverse end-around shift
RU2549142C1 (en) Logic element for equality comparison of two multi-value variables
RU2547225C1 (en) Multidigit logical element of cyclic shift
Prokopenko et al. The linear concept of logical synthesis of digital IP-modules of control and communication systems
RU2506696C1 (en) Majority decision element with multidigit internal signal presentation
RU2546078C1 (en) MULTIVALUED MODULUS k ADDER
RU2554557C1 (en) Multiple-valued logical element of reverse cyclic shift
RU2712412C1 (en) Current threshold logic element "equivalence"
RU2553070C1 (en) K-digit minimum gate
Asahi et al. Single-electron logic systems based on the binary decision diagram
Prokopenko et al. The multifunctional current logical element for digital computing devices, operating on the principles of linear (not boolean) algebra
RU2546085C1 (en) LOGICAL COMPARISON ELEMENT OF k-DIGIT VARIABLE WITH THRESHOLD VALUE
RU2568385C1 (en) k-VALUE LOGIC ELEMENT "MAXIMUM"
RU2514789C1 (en) Rs flip-flop with multidigit internal signal presentation
RU2513717C1 (en) Two-input "and" logic gate with multidigit internal signal presentation
RU2546082C1 (en) k MODULO MULTIPLE-VALUED ADDER
RU2701108C1 (en) Current threshold logical element "nonequivalent"
RU2695979C1 (en) Binary current threshold rs-trigger
RU2513478C1 (en) Two-input "and" logic gate with multidigit internal signal presentation
Li et al. Area-sharing cyclic structure MRF cirucits design in ultra-low supply voltage

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20171223