RU2695979C1 - Binary current threshold rs-trigger - Google Patents

Binary current threshold rs-trigger Download PDF

Info

Publication number
RU2695979C1
RU2695979C1 RU2018145482A RU2018145482A RU2695979C1 RU 2695979 C1 RU2695979 C1 RU 2695979C1 RU 2018145482 A RU2018145482 A RU 2018145482A RU 2018145482 A RU2018145482 A RU 2018145482A RU 2695979 C1 RU2695979 C1 RU 2695979C1
Authority
RU
Russia
Prior art keywords
additional
input
current
transistors
current mirror
Prior art date
Application number
RU2018145482A
Other languages
Russian (ru)
Inventor
Николай Владимирович Бутырлагин
Николай Иванович Чернов
Николай Николаевич Прокопенко
Владислав Яковлевич Югай
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2018145482A priority Critical patent/RU2695979C1/en
Application granted granted Critical
Publication of RU2695979C1 publication Critical patent/RU2695979C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: radio engineering; electronics.
SUBSTANCE: invention relates to radio engineering and analogue microelectronics and can be used in high-speed analogue and analogue-to-digital interfaces for processing signals of sensors. Technical result is achieved by creating binary current threshold RS-trigger with direct and inverse inputs, circuit of which includes first (17), second (18), third (19) and fourth (20) additional transistors, first (21) and second (22) additional sources of bias voltage, first (25) and second (26) additional current mirrors, collector of first (17) additional transistor is connected to input of first (25) additional current mirror, collector of second (18) additional transistor is connected to input of first (12) current mirror, collector of third (19) additional transistor is connected to input of second (2 6) additional current mirror, collector of fourth (20) additional transistor is connected to input of second (13) current mirror.
EFFECT: faster operation of information processing systems and creation of an element base of computing devices.
1 cl, 9 dwg, 2 tbl

Description

Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации. Техническим результатом является повышение быстродействия систем обработки информации и создание элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Такой результат достигается за счет создания двоичного токового порогового RS-триггера с прямыми и инверсными входами, в котором внутреннее преобразование информации производится в токовой форме сигналов на пороговых логических элементах. Устройство содержит четыре токовых зеркала, четыре источника опорного тока, четыре источника напряжения смещения, восемь транзисторов.The invention relates to the field of computer engineering, automation, communication and can be used in various digital structures and systems of automatic control, transmission of digital information. The technical result is to increase the speed of information processing systems and create an elemental base of computing devices operating on the principles of multi-valued linear algebra. This result is achieved by creating a binary current threshold RS-flip-flop with direct and inverse inputs, in which the internal transformation of information is carried out in the current form of signals on the threshold logic elements. The device contains four current mirrors, four sources of reference current, four sources of bias voltage, eight transistors.

В различных цифровых и аналого-цифровых вычислительных и управляющих устройствах широко используются классические RS-триггеры [1-35], входными и выходными логическими сигналами которых являются заданные уровни напряжений (высокий - соответствующий логической единице «1», низкий - логическому нулю «0»). На базе данных функциональных узлов сегодня реализуется 95-98% компьютеров различного назначения. Однако традиционные средства вычислительной техники, основой которых является булева алгебра, достигли сегодня предельных возможностей по быстродействию и способности обеспечить надежную работу в условиях дестабилизирующих факторов.In various digital and analog-to-digital computing and control devices, classic RS-flip-flops [1-35] are widely used, the input and output logical signals of which are given voltage levels (high - corresponding to logical unit “1”, low - to logical zero “0” ) Today 95-98% of computers for various purposes are sold on the basis of functional nodes. However, traditional means of computer technology, the basis of which is Boolean algebra, have reached the limit of speed and ability to ensure reliable operation under conditions of destabilizing factors.

В работе [36], а также монографиях соавтора настоящей заявки [37, 38] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.In [36], as well as in the monographs of the co-author of this application [37, 38], it was shown that Boolean algebra is a special case of a more general linear algebra, the practical implementation of which in the structure of computational and logical devices of automation of a new generation requires the creation of a special element base implemented on based on logic with a multi-valued internal representation of signals, in which the current quantum is the equivalent of a standard logic signal. The inventive device relates to this type of logic elements.

Ближайшим прототипом заявляемого устройства является патент RU 2604682 («RS-триггер», МПК Н03K 3/037, Н03K 19/00, 2016 г. ). Он содержит (фиг. 1) первый 1 (R) и второй 2 (S) логические входы устройства, первый 3 и второй 4 выходы устройства, первый 5 и второй 6 входные транзисторы, базы которых подключены к первому 7 источнику напряжения смещения, третий 8 и четвертый 9 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 10 источнику напряжения смещения, коллекторы третьего 8 и четвертого 9 входных транзисторов подключены к первой 11 шине источника питания, эмиттеры первого 5 и третьего 8 входных транзисторов объединены, первое 12 и второе 13 токовые зеркала, согласованные с первой 11 шиной источника питания, выход первого 12 токового зеркала связан со второй 14 шиной источника питания через первый 15 источник опорного тока, второй 16 источник опорного тока включен между второй 14 шиной источника питания и объединенными эмиттерами первого 5 и третьего 8 входных транзисторов, эмиттеры второго 6 и четвертого 9 входных транзисторов объединены и подключены к выходу первого 12 токового зеркала.The closest prototype of the claimed device is the patent RU 2604682 ("RS-trigger", IPC H03K 3/037, H03K 19/00, 2016). It contains (Fig. 1) the first 1 (R) and second 2 (S) logic inputs of the device, the first 3 and second 4 outputs of the device, the first 5 and second 6 input transistors, the bases of which are connected to the first 7 bias voltage source, the third 8 and the fourth 9 input transistors of a different type of conductivity with integrated bases that are connected to the second 10 source of bias voltage, the collectors of the third 8 and fourth 9 input transistors are connected to the first 11 bus of the power source, the emitters of the first 5 and third 8 input transistors are combined, the first 12 and second 13 current mirrors, consistent with the first 11 bus power supply, the output of the first 12 current mirror is connected to the second 14 bus power supply through the first 15 reference current source, the second 16 reference current source is connected between the second 14 bus power source and the combined emitters of the first 5 and third 8 input transistors, emitters of the second 6 and fourth 9 input transistors are combined and connected to the output of the first 12 current mirror.

Существенный недостаток известного устройства состоит в том, что он не реализует работу с пороговыми представлениями логических функций, а устойчивое состояние кольца положительной обратной связи обеспечивается увеличением коэффициентов передачи токовых зеркал (в данном случае выбраны коэффициенты передачи равные 2). Кроме того, известная схема имеет погрешности преобразования сигналов, происходящие на каждой операции, эти погрешности неизбежно суммируются в выходном сигнале и могут приводить к заметным общим отклонениям от уровней опорных сигналов. Это не позволяет создать на его основе полный базис средств вычислительной техники, функционирующих на принципах преобразования токовых сигналов.A significant drawback of the known device is that it does not implement work with threshold representations of logical functions, and a stable state of the positive feedback ring is provided by an increase in the transmission coefficients of current mirrors (in this case, transmission coefficients equal to 2). In addition, the known circuit has signal conversion errors occurring at each operation, these errors are inevitably summed in the output signal and can lead to noticeable general deviations from the levels of the reference signals. This does not allow to create on its basis a complete basis of computer technology, operating on the principles of converting current signals.

Основная задача предлагаемого изобретения состоит в создании порогового RS-триггера, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов с использованием пороговых логических элементов. В конечном итоге это позволяет повысить быстродействие систем обработки информации и создать элементную базу вычислительных устройств, работающих на принципах линейной алгебры [36-38].The main objective of the invention is to create a threshold RS-trigger, in which the internal conversion of information is carried out in a multi-valued current waveform using threshold logic elements. Ultimately, this makes it possible to increase the speed of information processing systems and create the elemental base of computing devices operating on the principles of linear algebra [36-38].

Поставленная задача достигается тем, что RS-триггере, содержащем первый 1 (R) и второй 2 (S) логические входы устройства, первый 3 и второй 4 выходы устройства, первый 5 и второй 6 входные транзисторы, базы которых подключены к первому 7 источнику напряжения смещения, третий 8 и четвертый 9 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 10 источнику напряжения смещения, коллекторы третьего 8 и четвертого 9 входных транзисторов подключены к первой 11 шине источника питания, эмиттеры первого 5 и третьего 8 входных транзисторов объединены, первое 12 и второе 13 токовые зеркала, согласованные с первой 11 шиной источника питания, выход первого 12 токового зеркала связан со второй 14 шиной источника питания через первый 15 источник опорного тока, второй 16 источник опорного тока включен между второй 14 шиной источника питания и объединенными эмиттерами первого 5 и третьего 8 входных транзисторов, эмиттеры второго 6 и четвертого 9 входных транзисторов объединены и подключены к выходу первого 12 токового зеркала, предусмотрены новые элементы и связи - в схему введены первый 17, второй 18, третий 19 и четвертый 20 дополнительные транзисторы, первый 21 и второй 22 дополнительные источники напряжения смещения, первый 23 и второй 24 дополнительные источники опорного тока, первое 25 и второе 26 дополнительные токовые зеркала, причем коллекторы первого 5 и второго 6 входных транзисторов подключены ко второй 14 шине источника питания, первый 1 (R) логический вход устройства подключен к объединенным эмиттерам первого 5 и третьего 8 входных транзисторов, второй 2 (S) логический вход устройства подключен к выходу первого 12 токового зеркала, база первого 17 дополнительного транзистора подключена к объединенным эмиттерам первого 5 и третьего 8 входных транзисторов, база второго 18 дополнительного транзистора соединена с первым 21 дополнительным источником напряжения смещения, объединенные эмиттеры первого 17 и второго 18 дополнительных транзисторов подключены ко второй 14 шине источника питания через первый 23 дополнительный источник опорного тока, коллектор первого 17 дополнительного транзистора подключен ко входу первого 25 дополнительного токового зеркала, которое согласовано с первой 11 шиной источника питания, коллектор второго 18 дополнительного транзистора подключен ко входу первого 12 токового зеркала, выход первого 25 дополнительного токового зеркала связан с первым 3 выходом устройства, база третьего 19 дополнительного транзистора подключена к объединенным эмиттерам второго 6 и четвертого 9 входных транзисторов, база четвертого 20 дополнительного транзистора согласована со вторым 22 дополнительным источником напряжения смещения, объединенные эмиттеры третьего 19 и четвертого 20 дополнительных транзисторов подключены ко второй 14 шине источника питания через второй 24 дополнительный источник опорного тока, коллектор третьего 19 дополнительного транзистора подключен ко входу второго 2 6 дополнительного токового зеркала, которое согласовано с первой 11 шиной источника питания, коллектор четвертого 20 дополнительного транзистора подключен ко входу второго 13 токового зеркала, выход второго (13) токового зеркала подключен к первому (1) входу устройства, выход второго 26 дополнительного токового зеркала согласован со вторым 4 выходом устройства.The task is achieved in that the RS-trigger containing the first 1 (R) and second 2 (S) logic inputs of the device, the first 3 and second 4 outputs of the device, the first 5 and second 6 input transistors, the bases of which are connected to the first 7 voltage source bias, the third 8 and fourth 9 input transistors of a different type of conductivity with integrated bases that are connected to the second 10 bias voltage source, the collectors of the third 8 and fourth 9 input transistors are connected to the first 11 bus power supply, emitters of the first 5 and third its 8 input transistors are combined, the first 12 and second 13 current mirrors, matched with the first 11 bus power supply, the output of the first 12 current mirror is connected to the second 14 bus power supply through the first 15 reference current source, the second 16 reference current source is connected between the second 14 the power supply bus and the combined emitters of the first 5 and third 8 input transistors, the emitters of the second 6 and fourth 9 input transistors are combined and connected to the output of the first 12 current mirror, new elements and communications are provided - the first 17, second 18, third 19 and fourth 20 additional transistors are introduced into the circuit, the first 21 and second 22 additional bias voltage sources, the first 23 and second 24 additional reference current sources, the first 25 and second 26 additional current mirrors, and the collectors of the first 5 and the second 6 input transistors are connected to the second 14 bus of the power source, the first 1 (R) logical input of the device is connected to the combined emitters of the first 5 and third 8 input transistors, the second 2 (S) logical input of the device is connected to the output the first 12 current mirrors, the base of the first 17 additional transistor is connected to the combined emitters of the first 5 and third 8 input transistors, the base of the second 18 additional transistor is connected to the first 21 additional bias voltage source, the combined emitters of the first 17 and second 18 additional transistors are connected to the second 14 bus power supply through the first 23 additional reference current source, the collector of the first 17 additional transistor is connected to the input of the first 25 additional current the mirror, which is matched with the first 11 bus of the power source, the collector of the second 18 additional current transistor is connected to the input of the first 12 current mirror, the output of the first 25 additional current mirror is connected to the first 3 output of the device, the base of the third 19 additional transistor is connected to the combined emitters of the second 6 and fourth 9 input transistors, the base of the fourth 20 additional transistors is matched with the second 22 additional bias voltage source, the combined emitters of the third 19 and fourth 2 0 additional transistors are connected to the second 14 bus of the power source through the second 24 additional reference current source, the collector of the third 19 additional transistor is connected to the input of the second 2 6 additional current mirrors, which is coordinated with the first 11 bus of the power source, the collector of the fourth 20 additional transistor is connected to the input second 13 current mirror, the output of the second (13) current mirror is connected to the first (1) input of the device, the output of the second 26 additional current mirror is matched with the second 4 th output device.

На чертеже фиг. 1 показана схема прототипа, а на чертеже фиг. 2 схема заявляемого двоичного токового порогового RS-триггера с прямыми входами при реализации на биполярных транзисторах в соответствии с п. 1 формулы изобретения.In the drawing of FIG. 1 shows a diagram of a prototype, and in the drawing of FIG. 2 diagram of the inventive binary current threshold RS-flip-flop with direct inputs when implemented on bipolar transistors in accordance with paragraph 1 of the claims.

На чертеже фиг. 3 изображена схема заявляемого устройства с инверсными входами при реализации на биполярных транзисторах в соответствии с п. 2 формулы изобретения.In the drawing of FIG. 3 shows a diagram of the inventive device with inverse inputs when implemented on bipolar transistors in accordance with paragraph 2 of the claims.

На чертеже фиг. 4 представлена схема двоичного токового порогового RS-триггера с прямыми входами при реализации на полевых транзисторах в соответствии с п. 3 формулы изобретения.In the drawing of FIG. 4 is a diagram of a binary current threshold RS-flip-flop with direct inputs when implemented on field-effect transistors in accordance with paragraph 3 of the claims.

На чертеже фиг. 5 изображена схема заявляемого устройства с инверсными входами при реализации на полевых транзисторах в соответствии с п. 4 формулы изобретения.In the drawing of FIG. 5 shows a diagram of the inventive device with inverse inputs when implemented on field-effect transistors in accordance with paragraph 4 of the claims.

На чертеже фиг. 6 приведена схема двоичного токового порогового RS-триггера с прямыми входами фиг. 4 в среде компьютерного моделирования Cadence на моделях полевых транзисторов ХВ06.In the drawing of FIG. 6 is a diagram of a binary current threshold RS-flip-flop with direct inputs of FIG. 4 in the computer simulation environment Cadence on models of field-effect transistors ХВ06.

На чертеже фиг. 7 показаны осциллограммы входных и выходных сигналов двоичного токового порогового RS-триггера с прямыми входами фиг. 6.In the drawing of FIG. 7 shows the waveforms of the input and output signals of a binary current threshold RS-flip-flop with direct inputs of FIG. 6.

На чертеже фиг. 8 представлена схема двоичного токового порогового RS-триггера с инверсными входами фиг. 5 в среде компьютерного моделирования Cadence на моделях полевых транзисторов ХВ06.In the drawing of FIG. 8 is a diagram of a binary current threshold RS trigger with inverse inputs of FIG. 5 in the computer simulation environment Cadence on models of field-effect transistors ХВ06.

На чертеже фиг. 9 приведены осциллограммы входных и выходных сигналов двоичного токового порогового RS-триггера с инверсными входами фиг. 8.In the drawing of FIG. Fig. 9 shows the waveforms of the input and output signals of the binary current threshold RS-flip-flop with inverse inputs of FIG. eight.

Двоичный токовый пороговый RS-триггер (фиг. 2) содержит первый 1 (R) и второй 2 (S) логические входы устройства, первый 3 и второй 4 выходы устройства, первый 5 и второй 6 входные транзисторы, базы которых подключены к первому 7 источнику напряжения смещения, третий 8 и четвертый 9 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 10 источнику напряжения смещения, коллекторы третьего 8 и четвертого 9 входных транзисторов подключены к первой 11 шине источника питания, эмиттеры первого 5 и третьего 8 входных транзисторов объединены, первое 12 и второе 13 токовые зеркала, согласованные с первой 11 шиной источника питания, выход первого 12 токового зеркала связан со второй 14 шиной источника питания через первый 15 источник опорного тока, второй 16 источник опорного тока включен между второй 14 шиной источника питания и объединенными эмиттерами первого 5 и третьего 8 входных транзисторов, эмиттеры второго 6 и четвертого 9 входных транзисторов объединены и подключены к выходу первого 12 токового зеркала. В схему введены первый 17, второй 18, третий 19 и четвертый 20 дополнительные транзисторы, первый 21 и второй 22 дополнительные источники напряжения смещения, первый 23 и второй 24 дополнительные источники опорного тока, первое 25 и второе 26 дополнительные токовые зеркала, причем коллекторы первого 5 и второго 6 входных транзисторов подключены ко второй 14 шине источника питания, первый 1 (R) логический вход устройства подключен к объединенным эмиттерам первого 5 и третьего 8 входных транзисторов, второй 2 (S) логический вход устройства подключен к выходу первого 12 токового зеркала, база первого 17 дополнительного транзистора подключена к объединенным эмиттерам первого 5 и третьего 8 входных транзисторов, база второго 18 дополнительного транзистора соединена с первым 21 дополнительным источником напряжения смещения, объединенные эмиттеры первого 17 и второго 18 дополнительных транзисторов подключены ко второй 14 шине источника питания через первый 23 дополнительный источник опорного тока, коллектор первого 17 дополнительного транзистора подключен ко входу первого 25 дополнительного токового зеркала, которое согласовано с первой 11 шиной источника питания, коллектор второго 18 дополнительного транзистора подключен ко входу первого 12 токового зеркала, выход первого 25 дополнительного токового зеркала связан с первым 3 выходом устройства, база третьего 19 дополнительного транзистора подключена к объединенным эмиттерам второго 6 и четвертого 9 входных транзисторов, база четвертого 20 дополнительного транзистора согласована со вторым 22 дополнительным источником напряжения смещения, объединенные эмиттеры третьего 19 и четвертого 20 дополнительных транзисторов подключены ко второй 14 шине источника питания через второй 24 дополнительный источник опорного тока, коллектор третьего 19 дополнительного транзистора подключен ко входу второго 26 дополнительного токового зеркала, которое согласовано с первой 11 шиной источника питания, коллектор четвертого 20 дополнительного транзистора подключен ко входу второго 13 токового зеркала, выход второго 26 дополнительного токового зеркала согласован со вторым 4 выходом устройства.The binary current threshold RS-trigger (Fig. 2) contains the first 1 (R) and second 2 (S) logic inputs of the device, the first 3 and second 4 outputs of the device, the first 5 and second 6 input transistors, the bases of which are connected to the first 7 source bias voltage, the third 8 and fourth 9 input transistors of a different type of conductivity with combined bases that are connected to the second 10 bias voltage source, the collectors of the third 8 and fourth 9 input transistors are connected to the first 11 bus of the power source, emitters of the first 5 and third 8 input x transistors combined, the first 12 and second 13 current mirrors, matched with the first 11 bus power supply, the output of the first 12 current mirror is connected to the second 14 bus power supply through the first 15 reference current source, the second 16 reference current source is connected between the second 14 bus source power supply and combined emitters of the first 5 and third 8 input transistors, emitters of the second 6 and fourth 9 input transistors are combined and connected to the output of the first 12 current mirrors. The first 17, second 18, third 19 and fourth 20 additional transistors are introduced into the circuit, the first 21 and second 22 additional bias voltage sources, the first 23 and second 24 additional reference current sources, the first 25 and second 26 additional current mirrors, and the collectors of the first 5 and the second 6 input transistors are connected to the second 14 bus of the power source, the first 1 (R) logical input of the device is connected to the combined emitters of the first 5 and third 8 input transistors, the second 2 (S) logical input of the device is connected to the output the first 12 current mirrors, the base of the first 17 additional transistor is connected to the combined emitters of the first 5 and third 8 input transistors, the base of the second 18 additional transistor is connected to the first 21 additional bias voltage source, the combined emitters of the first 17 and second 18 additional transistors are connected to the second 14 bus power supply through the first 23 additional reference current source, the collector of the first 17 additional transistor is connected to the input of the first 25 additional current the mirror, which is matched with the first 11 bus of the power source, the collector of the second 18 additional current transistor is connected to the input of the first 12 current mirror, the output of the first 25 additional current mirror is connected to the first 3 output of the device, the base of the third 19 additional transistor is connected to the combined emitters of the second 6 and fourth 9 input transistors, the base of the fourth 20 additional transistors is matched with the second 22 additional bias voltage source, the combined emitters of the third 19 and fourth 2 0 additional transistors are connected to the second 14 bus of the power source through the second 24 additional reference current source, the collector of the third 19 additional transistor is connected to the input of the second 26 additional current mirror, which is coordinated with the first 11 bus of the power source, the collector of the fourth 20 additional transistor is connected to the input of the second 13 of the current mirror, the output of the second 26 additional current mirrors is matched with the second 4 output of the device.

На чертеже фиг.3, в соответствии с п. 2 формулы изобретения, значения токов первого 15 и второго 16 источников тока близки к значениям 1,5I0, где I0 - квант тока.In the drawing of figure 3, in accordance with paragraph 2 of the claims, the current values of the first 15 and second 16 current sources are close to the values of 1.5I 0 , where I 0 is the current quantum.

На чертеже фиг. 4, в соответствии с п. 3 формулы изобретения, в качестве первого 5, второго 6, третьего 8 и четвертого 9 входных транзисторов, а также первого 17, второго 18, третьего 19 и четвертого 20 дополнительных транзисторов используются полевые транзисторы, причем исток каждого из полевых транзисторов соответствует эмиттеру, затвор - базе, а сток - коллектору биполярного транзистора [39].In the drawing of FIG. 4, in accordance with paragraph 3 of the claims, as the first 5, second 6, third 8 and fourth 9 input transistors, as well as the first 17, second 18, third 19 and fourth 20 additional transistors, field effect transistors are used, the source of each of field-effect transistors corresponds to the emitter, the gate corresponds to the base, and the drain corresponds to the collector of a bipolar transistor [39].

На чертеже фиг. 5, в соответствии с п. 4 формулы изобретения, в качестве первого 5, второго 6, третьего 8 и четвертого 9 входных транзисторов, а также первого 17, второго 18, третьего 19 и четвертого 20 дополнительных транзисторов используются полевые транзисторы, причем исток каждого из полевых транзисторов соответствует эмиттеру, затвор - базе, а сток - коллектору биполярного транзистора [39].In the drawing of FIG. 5, in accordance with paragraph 4 of the claims, as the first 5, second 6, third 8 and fourth 9 input transistors, as well as the first 17, second 18, third 19 and fourth 20 additional transistors, field effect transistors are used, the source of each of field-effect transistors corresponds to the emitter, the gate corresponds to the base, and the drain corresponds to the collector of a bipolar transistor [39].

Рассмотрим работу двоичного токового порогового RS-триггера, представленного на чертеже фиг. 2. Принцип его работы аналогичен принципу работы RS-триггера-прототипа (фиг. 1).Consider the operation of the binary current threshold RS flip-flop shown in FIG. 2. The principle of its operation is similar to the principle of the RS-trigger prototype (Fig. 1).

Для схемотехнической реализации логических элементов используются токовые зеркала и дифференциальные каскады (ДК), реализующие пороговые функции. Для двоичных переменных логический ноль представляется отсутствием некоторого заданного кванта тока I0, а единица - наличием кванта тока I0. При этом знак кванта определяется его направлением (втекающим, вытекающим). При токовом сигнальном представлении логических переменных направление тока не влияет на значение переменной, а зависит только от знака слагаемых в операциях алгебраического суммирования, реализующих выражения линейной алгебры [37-38]. Объединение таких логических элементов в более сложные структуры требует согласования не только уровней квантов тока I0, но и направлений входных и выходных токовых логических сигналов.For circuitry implementation of logic elements, current mirrors and differential cascades (DC) are used that implement threshold functions. For binary variables, a logical zero is represented by the absence of a given current quantum I 0 , and one by the presence of a current quantum I 0 . In this case, the sign of a quantum is determined by its direction (flowing in, flowing out). In the current signal representation of logical variables, the direction of the current does not affect the value of the variable, but depends only on the sign of the terms in the operations of algebraic summation, realizing the expression of linear algebra [37-38]. The combination of such logical elements into more complex structures requires coordination not only of the levels of current quanta I 0 , but also of the directions of the input and output current logic signals.

Традиционные сигналы установки заявляемого триггера в единичное (R) или нулевое (S) состояния поступают в виде квантов вытекающего тока на первый 1 (R) и второй 2 (S) логические входы устройства соответственно (фиг. 2). Режим хранения - R=S=0, для установки в одно из состояний подается сигнал «1» на соответствующий вход, R=S=1 - запрещенная комбинация (Таблица 1).Traditional signals of the installation of the claimed trigger in a single (R) or zero (S) state come in the form of quanta of the outgoing current to the first 1 (R) and second 2 (S) logical inputs of the device, respectively (Fig. 2). The storage mode is R = S = 0, for setting to one of the states a signal “1” is sent to the corresponding input, R = S = 1 - a prohibited combination (Table 1).

Figure 00000001
Figure 00000001

Входная переменная «R» в виде кванта втекающего тока поступает на первый 1 (R) логический вход устройства и далее на объединенные эмиттеры первого 5 и третьего 8 входных транзисторов, а также на базу первого 17 дополнительного транзистора, где из него вычитается 0,5 кванта вытекающего тока второго 16 источника опорного тока. Режимы работы первого 5, второго 6, третьего 8 и четвертого 9 входных транзисторов задаются значениями напряжений первого 7 и второго 10 источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов первого 23 дополнительного источника опорного тока. Первый 17 и второй 18 дополнительные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу первого 17 дополнительного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной «R» с пороговым уровнем 0,5. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I0. Разностный сигнал, поступая на эмиттеры первого 5 и третьего 8 входных транзисторов формирует соответствующее знаку этой разности входное напряжение ДК на базе первого 17 дополнительного транзистора. Сигнал с коллектора первого 17 дополнительного транзистора в виде сигнала вытекающего тока подается на первое 25 дополнительное токового зеркала, где преобразуется в равный ему сигнал втекающего тока и подается на первый 3 выход устройства. Сигнал с коллектора второго 18 дополнительного транзистора в виде сигнала вытекающего тока подается на первое 12 токовое зеркало, где преобразуется в равный ему сигнал втекающего тока и подается на объединенные эмиттеры второго 6 и четвертого 9 входных транзисторов, а также на базу третьего 19 дополнительного транзистора, где из него вычитается 0,5 кванта вытекающего тока первого 15 источника опорного тока. Входная переменная «S» в виде кванта втекающего тока поступает на второй 2 (S) логический вход устройства и далее на объединенные эмиттеры второго 6 и четвертого 9 входных транзисторов. Третий 19 и четвертый 20 дополнительные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу третьего 19 дополнительного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной «S» с пороговым уровнем 0,5. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I0. Разностный сигнал, поступая на эмиттеры второго 6 и четвертого 9 входных транзисторов формирует соответствующее знаку этой разности входное напряжение ДК на базе третьего 19 дополнительного транзистора. Сигнал с коллектора третьего 19 дополнительного транзистора в виде сигнала вытекающего тока подается на второе 26 дополнительное токовое зеркало, где преобразуется в равный ему сигнал втекающего тока и подается на второй 4 выход устройства. Сигнал с коллектора четвертого 20 дополнительного транзистора в виде сигнала вытекающего тока подается на второе 13 токовое зеркало, где преобразуется в равный ему сигнал втекающего тока и подается на первый 1 вход устройства, образуя 100% положительную обратную связь. Переключение ДК, выполняющих функции пороговых элементов, и, следовательно, переключение триггера в новое состояние происходит в моменты, когда соответствующий входной сигнал «R» для ДК на первом 17 и втором 18 дополнительных транзисторах или «S» для ДК на третьем 19 и четвертом 20 дополнительных транзисторах принимает значение 1 (I0).The input variable "R" in the form of a quantum of the incoming current is supplied to the first 1 (R) logical input of the device and then to the combined emitters of the first 5 and third 8 input transistors, as well as to the base of the first 17 additional transistor, where 0.5 quantum is subtracted from it leakage current of the second 16 reference current source. The operating modes of the first 5, second 6, third 8 and fourth 9 input transistors are set by the voltage values of the first 7 and second 10 bias voltage sources and prevent saturation of the transistors of the first 23 additional source of reference current. The first 17 and second 18 additional transistors form a differential stage (DC), the switching of the collector currents of these transistors is determined by the signal supplied to the base of the first 17 additional transistor. In this case, the DC performs the functions of a threshold element by comparing the variable “R” with a threshold level of 0.5. The choice of such a threshold level ensures the independence of the signal conversion results from the conversion errors within 0.5 current quantum I 0 . The difference signal arriving at the emitters of the first 5 and third 8 input transistors forms the input voltage of the DC corresponding to the sign of this difference on the basis of the first 17 additional transistor. The signal from the collector of the first 17 additional transistor in the form of a leakage current signal is fed to the first 25 additional current mirror, where it is converted into an equal to the incoming current signal and fed to the first 3 output of the device. The signal from the collector of the second 18 additional transistor in the form of an outgoing current signal is fed to the first 12 current mirror, where it is converted into an incoming current signal and equal to the combined emitters of the second 6 and fourth 9 input transistors, as well as to the base of the third 19 additional transistor, where 0.5 quantum of the leakage current of the first 15 source of the reference current is subtracted from it. The input variable "S" in the form of a quantum of the incoming current is fed to the second 2 (S) logical input of the device and then to the combined emitters of the second 6 and fourth 9 input transistors. The third 19 and fourth 20 additional transistors form a differential stage (DC), the switching of the collector currents of these transistors is determined by the signal supplied to the base of the third 19 additional transistor. In this case, the DC performs the functions of a threshold element by comparing the variable "S" with a threshold level of 0.5. The choice of such a threshold level ensures the independence of the signal conversion results from the conversion errors within 0.5 current quantum I 0 . The difference signal arriving at the emitters of the second 6 and fourth 9 input transistors forms the input voltage of the DC corresponding to the sign of this difference on the basis of the third 19 additional transistor. The signal from the collector of the third 19 additional transistor in the form of an outgoing current signal is supplied to the second 26 additional current mirror, where it is converted into an incoming current signal equal to it and fed to the second 4 output of the device. The signal from the collector of the fourth 20 additional transistor in the form of an outgoing current signal is fed to the second 13 current mirror, where it is converted into an incoming current signal equal to it and fed to the first 1 input of the device, forming a 100% positive feedback. Switching DCs, performing the functions of threshold elements, and, therefore, switching a trigger to a new state occurs at times when the corresponding input signal "R" for DCs on the first 17 and second 18 additional transistors or "S" for DCs on the third 19 and fourth 20 additional transistors takes the value 1 (I 0 ).

Устройство (фиг. 3) работает аналогично. Для перехода ко второй классической структуре с инверсными входами достаточно опорные токи первого 15 и второго 16 источников тока 0,5I0 заменить на токи 1,5I0. Такое изменение опорных токов приводит к следующему изменению алгоритма работы триггера: устойчивому состоянию триггера в режиме хранения соответствуют сигналы R=S=1 (I0), а переключение ДК и, следовательно триггера, происходит при переключении одного из входных сигналов в состояние 0 (Таблица 2).The device (Fig. 3) works similarly. To go to the second classical structure with inverse inputs, it is sufficient to replace the reference currents of the first 15 and second 16 sources of current 0.5I 0 with 1.5I 0 currents. Such a change in the reference currents leads to the following change in the trigger operation algorithm: the stable state of the trigger in storage mode corresponds to the signals R = S = 1 (I 0 ), and the DC and, therefore, the trigger switches when one of the input signals switches to state 0 (Table 2).

Figure 00000002
Figure 00000002

Реализация логической функции порогового RS-триггера здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенных схем фиг. 2 - фиг. 5 работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие RS-триггера. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи в сложных системах на кристалле, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).The implementation of the logical function of the threshold RS-trigger here is carried out by forming the algebraic sum of current quanta and highlighting certain values of this sum of currents. All elements of the above diagrams of FIG. 2 - FIG. 5 operate in the active mode, which assumes the absence of saturation during the switching process, which increases the overall performance of the RS-trigger. In addition, the use of a multi-valued internal representation of signals increases the information content of communication lines in complex systems on a chip, which reduces their number. The use of stable values of the current quanta, as well as the determination of the output signal by the difference of these currents, provides a small dependence of the circuit operation on external destabilizing factors (deviation of the supply voltage, radiation and temperature effects, common mode noise, etc.).

В схемах на фиг. 4 и фиг. 5 двухполюсники 27 и 28 служат для обнаружения наличия кванта тока в выходной цепи в процессе экспериментальных исследований.In the circuits of FIG. 4 and FIG. 5, the two-terminal circuits 27 and 28 are used to detect the presence of a current quantum in the output circuit during experimental studies.

Показанные на фиг. 7 и фиг. 9 результаты моделирования подтверждают указанные свойства заявляемой схемы RS-триггера.Shown in FIG. 7 and FIG. 9, the simulation results confirm the indicated properties of the claimed RS-flip-flop circuit.

Таким образом, рассмотренное схемотехническое решение RS-триггера на пороговых логических элементах характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих токовое представление информационных сигналов.Thus, the considered circuitry of the RS-trigger on threshold logic elements is characterized by the multi-valued state of internal signals and signals at its current inputs and outputs, which can be the basis for computing and control devices using the current representation of information signals.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Патент RU 2604682, фиг. 8, 2016 г.1. Patent RU 2604682, FIG. 8, 2016

2. Патент US 2011/0121877, fig. 9, 2011 г.2. Patent US 2011/0121877, fig. 9, 2011

3. Патент ЕР 06011821, fig. 2, 2007 г.3. Patent EP 06011821, fig. 2, 2007

4. Патент US 5.994.936, fig. 3, 1999 г.4. Patent US 5.994.936, fig. 3, 1999

5. Патент US 5.327.020, fig. 1, 1994 г.5. Patent US 5.327.020, fig. 1, 1994

6. Патент US 6.362.674, fig. 4А, 2002 г.6. US Pat. No. 6,362,674, fig. 4A, 2002

7. Патент US 6.535.024, 2003 г.7. Patent US 6.535.024, 2003.

8. Патент US 7.098.652, fig. 1, fig. 10, 2006 г.8. Patent US 7.098.652, fig. 1, fig. 10, 2006

9. Патент US 4.441.075, fig. l, 1984 г.9. Patent US 4.441.075, fig. l, 1984

10. Авторское свидетельство СССР 1390790, 1988 г.10. Copyright certificate of the USSR 1390790, 1988

11. Авторское свидетельство СССР 1193798, 1985 г.11. USSR copyright certificate 1193798, 1985

12. Авторское свидетельство СССР 1370732, 1988 г.12. Copyright certificate of the USSR 1370732, 1988

13. Патент US 5.065.052, fig. 3, fig. 10, 1991 г.13. Patent US 5.065.052, fig. 3, fig. 10, 1991

14. Патент US 7.697.319, fig. 2, 2010 г.14. Patent US 7.697.319, fig. 2, 2010

15. Патент US 8.232.825, fig. 9, 2012 г.15. US patent 8.232.825, fig. 9, 2012

16. Патент US 8.115.522, fig. 2, 2012 г.16. Patent US 8.115.522, fig. 2, 2012

17. Патент US 7.626.433, 2009 г.17. Patent US 7.626.433, 2009

18. Патент US 7.236.029, fig. 3, 2007 г.18. Patent US 7.236.029, fig. 3, 2007

19. Патент US 6.268.752, fig. 4, 2001 г.19. Patent US 6,268,752, fig. 4, 2001

20. Патент US 6.486.720, 2002 г.20. Patent US 6.486.720, 2002

21. Патентная заявка US 2002/0003443 fig. 4, 2002 г.21. Patent application US 2002/0003443 fig. 4, 2002

22. Патент US 6.714.060, 2004 г.22. Patent US 6.714.060, 2004.

23. Патент US 5.025.174, 1991 г.23. Patent US 5.025.174, 1991.

24. Патент US 5.945.858, 1999 г.24. Patent US 5.945.858, 1999.

25. Патент US 5.892.382, fig. 2, 1999 г.25. US patent 5.892.382, fig. 2, 1999

26. Патент US 5.844.437, fig. 2, 1998 г.26. Patent US 5.844.437, fig. 2, 1998

27. Патент US 5.220.212, 1993 г.27. Patent US 5.220.212, 1993

28. Патент US 5.815.019, fig. l, 1998 г.28. Patent US 5.815.019, fig. l, 1998

29. Патент US 5.541.544, fig. l, 1996 г.29. Patent US 5.541.544, fig. l, 1996

30. Патент US 5.001.361, fig. 3, 1991 г.30. Patent US 5.001.361, fig. 3, 1991

31. Патент US 5.969.556, fig. l, 1999 г.31. US patent 5.969.556, fig. l, 1999

32. Патент US 4.156.819, fig. 2, 1979 г.32. US patent 4.156.819, fig. 2, 1979

33. Патент US 4.779.009, fig. 4, 1988 г.33. Patent US 4.779.009, fig. 4, 1988

34. Патент US 4.309.625, fig. 4, 1982 г.34. US patent 4.309.625, fig. 4, 1982

35. Патент US 3.305.728, 1967 г.35. Patent US 3.305.728, 1967

36. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.36. Malyugin V.D. Realization of Boolean functions by arithmetic polynomials // Automation and Remote Control, 1982. No. 4. S. 84-93.

37. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.37. Chernov N.I. Fundamentals of the theory of the logical synthesis of digital structures over the field of real numbers // Monograph. - Taganrog: TRTU, 2001 .-- 147 p.

38. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог.- ТРТУ, 2004 г., 118 с.38. Chernov N.I. Linear synthesis of digital structures ASOIU "// Textbook Taganrog.- TRTU, 2004, 118 S.

39. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. - Изд. 2-е. - М.: Издательство БИНОМ 2014. - с. 126.39. Horowitz P., Hill W. The art of circuitry: Per. from English - Ed. 2nd. - M .: Publishing house BINOM 2014. - p. 126.

Claims (1)

Двоичный токовый пороговый RS-триггер, содержащий первый (1) (R) и второй (2) (S) логические входы устройства, первый (3) и второй (4) выходы устройства, первый (5) и второй (6) входные транзисторы, базы которых подключены к первому (7) источнику напряжения смещения, третий (8) и четвертый (9) входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (10) источнику напряжения смещения, коллекторы третьего (8) и четвертого (9) входных транзисторов подключены к первой (11) шине источника питания, эмиттеры первого (5) и третьего (8) входных транзисторов объединены, первое (12) и второе (13) токовые зеркала, согласованные с первой (11) шиной источника питания, выход первого (12) токового зеркала связан со второй (14) шиной источника питания через первый (15) источник опорного тока, второй (16) источник опорного тока включен между второй (14) шиной источника питания и объединенными эмиттерами первого (5) и третьего (8) входных транзисторов, эмиттеры второго (6) и четвертого (9) входных транзисторов объединены и подключены к выходу первого (12) токового зеркала отличающийся тем, что в схему введены первый (17), второй (18), третий (19) и четвертый (20) дополнительные транзисторы, первый (21) и второй (22) дополнительные источники напряжения смещения, первый (23) и второй (24) дополнительные источники опорного тока, первое (25) и второе (2 6) дополнительные токовые зеркала, причем коллекторы первого (5) и второго (б) входных транзисторов подключены ко второй (14) шине источника питания, первый (1) (R) логический вход устройства подключен к объединенным эмиттерам первого (5) и третьего (8) входных транзисторов, второй (2) (S) логический вход устройства подключен к выходу первого (12) токового зеркала, база первого (17) дополнительного транзистора подключена к объединенным эмиттерам первого (5) и третьего (8) входных транзисторов, база второго (18) дополнительного транзистора соединена с первым (21) дополнительным источником напряжения смещения, объединенные эмиттеры первого (17) и второго (18) дополнительных транзисторов подключены ко второй (14) шине источника питания через первый (23) дополнительный источник опорного тока, коллектор первого (17) дополнительного транзистора подключен ко входу первого (25) дополнительного токового зеркала, которое согласовано с первой (11) шиной источника питания, коллектор второго (18) дополнительного транзистора подключен ко входу первого (12) токового зеркала, выход первого (25) дополнительного токового зеркала связан с первым (3) выходом устройства, база третьего (19) дополнительного транзистора подключена к объединенным эмиттерам второго (6) и четвертого (9) входных транзисторов, база четвертого (20) дополнительного транзистора согласована со вторым (22) дополнительным источником напряжения смещения, объединенные эмиттеры третьего (19) и четвертого (20) дополнительных транзисторов подключены ко второй (14) шине источника питания через второй (24) дополнительный источник опорного тока, коллектор третьего (19) дополнительного транзистора подключен ко входу второго (26) дополнительного токового зеркала, которое согласовано с первой (11) шиной источника питания, коллектор четвертого (20) дополнительного транзистора подключен ко входу второго (13) токового зеркала, выход второго (13) токового зеркала подключен к первому (1) входу устройства, выход второго (26) дополнительного токового зеркала согласован со вторым (4) выходом устройства.Binary current threshold RS trigger containing the first (1) (R) and second (2) (S) logic inputs of the device, the first (3) and second (4) outputs of the device, the first (5) and second (6) input transistors , the bases of which are connected to the first (7) source of bias voltage, the third (8) and fourth (9) input transistors of a different type of conductivity with combined bases that are connected to the second (10) source of bias voltage, the collectors of the third (8) and fourth ( 9) the input transistors are connected to the first (11) bus of the power source, the emitters of the first (5) and third its (8) input transistors are combined, the first (12) and second (13) current mirrors are matched to the first (11) bus of the power supply, the output of the first (12) current mirror is connected to the second (14) bus of the power supply through the first (15 ) a reference current source, a second (16) reference current source is connected between the second (14) bus of the power source and the combined emitters of the first (5) and third (8) input transistors, the emitters of the second (6) and fourth (9) input transistors are combined and connected to the output of the first (12) current mirror characterized in that in the circuit introduced the first (17), second (18), third (19) and fourth (20) additional transistors, the first (21) and second (22) additional bias voltage sources, the first (23) and second (24) additional sources of reference current, the first (25) and second (2 6) additional current mirrors, and the collectors of the first (5) and second (b) input transistors are connected to the second (14) bus of the power supply, the first (1) (R) logical input of the device is connected to the combined emitters of the first (5) and third (8) input transistors, the second (2) (S) logical input of the device connected to the output of the first (12) current mirror, the base of the first (17) additional transistor is connected to the combined emitters of the first (5) and third (8) input transistors, the base of the second (18) additional transistor is connected to the first (21) additional bias voltage source , the combined emitters of the first (17) and second (18) additional transistors are connected to the second (14) bus of the power source through the first (23) additional reference current source, the collector of the first (17) additional transistor is connected to the input of the first (25) additional current mirror, which is consistent with the first (11) bus of the power source, the collector of the second (18) additional transistor is connected to the input of the first (12) current mirror, the output of the first (25) additional current mirror is connected to the first (3) the output of the device, the base of the third (19) additional transistor is connected to the combined emitters of the second (6) and fourth (9) input transistors, the base of the fourth (20) additional transistor is matched with the second (22) additional bias voltage source, combined external emitters of the third (19) and fourth (20) additional transistors are connected to the second (14) bus of the power source through the second (24) additional reference current source, the collector of the third (19) additional transistor is connected to the input of the second (26) additional current mirror, which is consistent with the first (11) bus of the power source, the collector of the fourth (20) additional transistor is connected to the input of the second (13) current mirror, the output of the second (13) current mirror is connected to the first (1) input of the device, the output of the second (26) an additional current mirror is matched with the second (4) output of the device.
RU2018145482A 2018-12-21 2018-12-21 Binary current threshold rs-trigger RU2695979C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018145482A RU2695979C1 (en) 2018-12-21 2018-12-21 Binary current threshold rs-trigger

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018145482A RU2695979C1 (en) 2018-12-21 2018-12-21 Binary current threshold rs-trigger

Publications (1)

Publication Number Publication Date
RU2695979C1 true RU2695979C1 (en) 2019-07-29

Family

ID=67586866

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018145482A RU2695979C1 (en) 2018-12-21 2018-12-21 Binary current threshold rs-trigger

Country Status (1)

Country Link
RU (1) RU2695979C1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011002337A1 (en) * 2009-07-01 2011-01-06 Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) Self-timed rs-trigger with the enhanced noise immunity
RU2514789C1 (en) * 2012-09-24 2014-05-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Rs flip-flop with multidigit internal signal presentation
RU2604682C1 (en) * 2015-09-14 2016-12-10 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) Rs flip-flop
RU2615069C1 (en) * 2015-12-22 2017-04-03 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Rs-trigger

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011002337A1 (en) * 2009-07-01 2011-01-06 Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) Self-timed rs-trigger with the enhanced noise immunity
RU2514789C1 (en) * 2012-09-24 2014-05-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Rs flip-flop with multidigit internal signal presentation
RU2604682C1 (en) * 2015-09-14 2016-12-10 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) Rs flip-flop
RU2615069C1 (en) * 2015-12-22 2017-04-03 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Rs-trigger

Similar Documents

Publication Publication Date Title
RU2615069C1 (en) Rs-trigger
GB2197558A (en) Level translation circuit
RU2549142C1 (en) Logic element for equality comparison of two multi-value variables
RU2553071C1 (en) Multi-valued logical gate of reverse end-around shift
RU2712412C1 (en) Current threshold logic element "equivalence"
RU2547233C1 (en) Logical element of loose comparison for inequality of two multivalued variables
RU2695979C1 (en) Binary current threshold rs-trigger
RU2506695C1 (en) "exclusive or" logic element with multidigit internal signal presentation
RU2547225C1 (en) Multidigit logical element of cyclic shift
RU2701108C1 (en) Current threshold logical element "nonequivalent"
RU2604682C1 (en) Rs flip-flop
RU2554557C1 (en) Multiple-valued logical element of reverse cyclic shift
RU2546078C1 (en) MULTIVALUED MODULUS k ADDER
RU2693590C1 (en) Current threshold logic element of reverse cyclic shift
RU2546085C1 (en) LOGICAL COMPARISON ELEMENT OF k-DIGIT VARIABLE WITH THRESHOLD VALUE
Prokopenko et al. The multifunctional current logical element for digital computing devices, operating on the principles of linear (not boolean) algebra
RU2504074C1 (en) Single-bit full adder with multidigit internal signal notation
RU2553070C1 (en) K-digit minimum gate
RU2568385C1 (en) k-VALUE LOGIC ELEMENT "MAXIMUM"
RU2693639C1 (en) Current threshold logic element of cyclic direct shift
RU2514789C1 (en) Rs flip-flop with multidigit internal signal presentation
RU2546082C1 (en) k MODULO MULTIPLE-VALUED ADDER
RU2725165C1 (en) Current threshold element "modulo three adder"
RU2513717C1 (en) Two-input "and" logic gate with multidigit internal signal presentation
RU2692573C1 (en) Current threshold element "inequality"