RU2568385C1 - k-VALUE LOGIC ELEMENT "MAXIMUM" - Google Patents

k-VALUE LOGIC ELEMENT "MAXIMUM" Download PDF

Info

Publication number
RU2568385C1
RU2568385C1 RU2014130967/08A RU2014130967A RU2568385C1 RU 2568385 C1 RU2568385 C1 RU 2568385C1 RU 2014130967/08 A RU2014130967/08 A RU 2014130967/08A RU 2014130967 A RU2014130967 A RU 2014130967A RU 2568385 C1 RU2568385 C1 RU 2568385C1
Authority
RU
Russia
Prior art keywords
current mirror
output
current
input
power supply
Prior art date
Application number
RU2014130967/08A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко
Николай Иванович Чернов
Владислав Яковлевич Югай
Николай Владимирович Бутырлагин
Original Assignee
Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) filed Critical Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту)
Priority to RU2014130967/08A priority Critical patent/RU2568385C1/en
Application granted granted Critical
Publication of RU2568385C1 publication Critical patent/RU2568385C1/en

Links

Images

Landscapes

  • Logic Circuits (AREA)

Abstract

FIELD: physics.
SUBSTANCE: k-value logic element "maximum" comprises first (1) and second (2) logic device inputs, a device output (3), a first (4) auxiliary transistor, a first (5) bias voltage source, a second (6) auxiliary transistor of a different conductivity type, a second (7) bias voltage source, a first (8) current mirror, a first (9) power supply bus, a second (10) current mirror, a third (11) current mirror, a second (12) power supply bus, a fourth (13) current mirror, a first (14) output, a second (15) current output.
EFFECT: faster operation of information conversion devices.
5 dwg

Description

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации и т.п.The present invention relates to the field of computer engineering, automation, communication and can be used in digital computing structures, automatic control systems, transmission and processing of digital information, etc.

В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14, 18, 19]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9, 18, 19], реализующих функцию логической обработки входных токовых переменных.In various analog-to-digital computing and control devices, transistor cascades of transforming input logical variables (currents) implemented on the basis of current mirrors are widely used [1-14, 18, 19]. These functional units are used, for example, in the input stages of operational signal converters with the so-called “current negative feedback” [1-14], as well as independent nonlinear input current converters without feedback circuits [9, 18, 19] that implement function of logical processing of input current variables.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.In [15], as well as in the monographs of the co-author of this application [16-17], it was shown that Boolean algebra is a special case of a more general linear algebra, the practical implementation of which in the structure of computing and logical devices of automation of a new generation requires the creation of a special element base implemented on based on logic with a multi-valued internal representation of signals, in which the current quantum is the equivalent of a standard logic signal. The inventive device relates to this type of logic elements.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патентной заявке US 2004/227477, структура которого присутствует во многих других патентах [1-14, 18, 19], в т.ч. JP 2004/328427. Он содержит первый 1 и второй 2 логические входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены и подключены к токовому выходу первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, четвертое 13 токовое зеркало, согласованное со второй 12 шиной источника питания, вход четвертого 13 токового зеркала соединен с коллектором второго 6 вспомогательного транзистора, а токовый выход связан с выходом 3 устройства, коллектор первого 3 вспомогательного транзистора связан с первой 9 шиной источника питания, причем первый 1 логический вход устройства связан со входом второго 10 токового зеркала, а второй 2 логический вход устройства соединен со входом первого 8 токового зеркала.The closest prototype of the claimed device is a logical element presented in patent application US 2004/227477, the structure of which is present in many other patents [1-14, 18, 19], including JP 2004/328427. It contains the first 1 and second 2 logical inputs of the device, the output 3 of the device, the first 4 auxiliary transistor, the base of which is connected to the first 5 source of bias voltage, the second 6 auxiliary transistor of another type of conductivity, the base of which is connected to the second 7 source of bias voltage, and emitters the first 4 and second 6 auxiliary transistors are combined and connected to the current output of the first 8 current mirror, matched with the first 9 bus power source, the second 10 current mirror, matched the first 9 bus power supply, the third 11 current mirror, matched with the second 12 bus power supply, the fourth 13 current mirror, matched with the second 12 bus power supply, the input of the fourth 13 current mirror is connected to the collector of the second 6 auxiliary transistor, and the current output is connected to with the output of 3 devices, the collector of the first 3 auxiliary transistors is connected to the first 9 bus of the power supply, the first 1 logical input of the device connected to the input of the second 10 current mirrors, and the second 2 logical input roystva connected to the input 8 of the first current mirror.

Существенный недостаток известного устройства состоит в том, что он не реализует функцию «максимум» двух многозначных входных переменных (x1, x2), соответствующих многоуровневым значениям входных токов I1, I2. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.A significant disadvantage of the known device is that it does not implement the function "maximum" of two multi-valued input variables (x 1 , x 2 ) corresponding to multi-level values of input currents I 1 , I 2 . This does not allow on its basis to create a complete basis of computer technology, operating on the principles of converting multivalued current signals.

Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего реализацию функции «максимум» двух многозначных переменных (x1, x2), в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].The main objective of the invention is to create a logical element that provides the implementation of the function "maximum" of two multi-valued variables (x 1 , x 2 ), in which the internal transformation of information is carried out in a multi-valued current form of signals. Ultimately, this allows to increase the speed of information conversion devices and create an elemental base of computing devices operating on the principles of multivalued linear algebra [16-17].

Поставленная задача решается тем, что в известном логическом элементе (фиг. 1), содержащем первый 1 и второй 2 логические входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены и подключены к токовому выходу первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, четвертое 13 токовое зеркало, согласованное со второй 12 шиной источника питания, вход четвертого 13 токового зеркала соединен с коллектором второго 6 вспомогательного транзистора, а токовый выход связан с выходом 3 устройства, коллектор первого 3 вспомогательного транзистора связан с первой 9 шиной источника питания, причем первый 1 логический вход устройства связан со входом второго 10 токового зеркала, а второй 2 логический вход устройства соединен со входом первого 8 токового зеркала, предусмотрены новые элементы и связи - выход второго 10 токового зеркала соединен со входом третьего 11 токового зеркала, первый 14 выход которого подключен к выходу 3 устройства, а второй 14 токовый выход третьего 11 токового зеркала соединен с объединенными эмиттерами первого 4 и второго 6 вспомогательных транзисторов.The problem is solved in that in a known logical element (Fig. 1), containing the first 1 and second 2 logical inputs of the device, the output of 3 devices, the first 4 auxiliary transistor, the base of which is connected to the first 5 bias voltage source, the second 6 auxiliary transistor type of conductivity, the base of which is connected to the second 7 source of bias voltage, and the emitters of the first 4 and second 6 auxiliary transistors are combined and connected to the current output of the first 8 current mirror, matched o with the first 9 bus of the power source, the second 10 current mirror, matched with the first 9 bus of the power source, the third 11 current mirror, matched with the second 12 bus of the power source, the fourth 13 current mirror, matched with the second 12 bus of the power source, input of the fourth 13 the current mirror is connected to the collector of the second 6 auxiliary transistor, and the current output is connected to the output 3 of the device, the collector of the first 3 auxiliary transistor is connected to the first 9 bus of the power source, and the first 1 logical input of the device the two is connected to the input of the second 10 current mirror, and the second 2 logical input of the device is connected to the input of the first 8 current mirror, new elements and connections are provided - the output of the second 10 current mirror is connected to the input of the third 11 current mirror, the first 14 output of which is connected to output 3 device, and the second 14 current output of the third 11 current mirrors is connected to the combined emitters of the first 4 and second 6 auxiliary transistors.

Схема известного устройства показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.A diagram of a known device is shown in the drawing of FIG. 1. In the drawing of FIG. 2 presents a diagram of the inventive device in accordance with the claims.

На чертеже фиг. 3 представлена принципиальная схема заявляемого устройства фиг. 2 в среде компьютерного моделирования МС9.In the drawing of FIG. 3 is a schematic diagram of the inventive device of FIG. 2 in the computer simulation environment MC9.

На чертеже фиг. 4 приведены временные диаграммы работы заявляемого устройства фиг. 3 для двоичных входных сигналов x1, x2.In the drawing of FIG. 4 shows timing diagrams of the operation of the inventive device of FIG. 3 for binary inputs x 1 , x 2 .

На чертеже фиг. 5 представлены временные диаграммы работы заявляемого устройства фиг. 3 для троичных входных сигналов x1, x2.In the drawing of FIG. 5 shows timing diagrams of the operation of the inventive device of FIG. 3 for ternary inputs x 1 , x 2 .

k-значный логический элемент «максимум» фиг. 2 содержит первый 1 и второй 2 логические входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены и подключены к токовому выходу первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, четвертое 13 токовое зеркало, согласованное со второй 12 шиной источника питания, вход четвертого 13 токового зеркала соединен с коллектором второго 6 вспомогательного транзистора, а токовый выход связан с выходом 3 устройства, коллектор первого 3 вспомогательного транзистора связан с первой 9 шиной источника питания, причем первый 1 логический вход устройства связан со входом второго 10 токового зеркала, а второй 2 логический вход устройства соединен со входом первого 8 токового зеркала. Выход второго 10 токового зеркала соединен со входом третьего 11 токового зеркала, первый 14 выход которого подключен к выходу 3 устройства, а второй 14 токовый выход третьего 11 токового зеркала соединен с объединенными эмиттерами первого 4 и второго 6 вспомогательных транзисторов.The k-digit logical maximum element of FIG. 2 contains the first 1 and second 2 logic inputs of the device, the output 3 of the device, the first 4 auxiliary transistor, the base of which is connected to the first 5 source of bias voltage, the second 6 auxiliary transistor of another type of conductivity, the base of which is connected to the second 7 source of bias voltage, and emitters the first 4 and second 6 auxiliary transistors are combined and connected to the current output of the first 8 current mirror, matched with the first 9 bus power source, the second 10 current mirror, matched with the first 9 bus power supply, the third 11 current mirror, matched with the second 12 bus power supply, the fourth 13 current mirror, matched with the second 12 bus power supply, the input of the fourth 13 current mirror is connected to the collector of the second 6 auxiliary transistor, and the current output is connected to with the output of 3 devices, the collector of the first 3 auxiliary transistors is connected to the first 9 bus of the power supply, the first 1 logical input of the device connected to the input of the second 10 current mirrors, and the second 2 logical input of the device The property is connected to the input of the first 8 current mirror. The output of the second 10 current mirror is connected to the input of the third 11 current mirror, the first 14 output of which is connected to the output 3 of the device, and the second 14 current output of the third 11 current mirror is connected to the combined emitters of the first 4 and second 6 auxiliary transistors.

Рассмотрим работу устройства фиг. 2, которое выполняет логическую операцию определения максимума двух входных логических переменных, описываемую выражениемConsider the operation of the device of FIG. 2, which performs the logical operation of determining the maximum of two input logical variables, described by the expression

Figure 00000001
Figure 00000001

где символом обозначена операция усеченной разности:

Figure 00000002
where the symbol indicates the truncated difference operation:
Figure 00000002

Figure 00000003
Figure 00000003

Как следует из приведенной таблицы, она совпадает по значениям с известной функцией max(x1,x2) трехзначной логики.As follows from the table, it coincides in value with the well-known function max (x 1 , x 2 ) of three-valued logic.

Выходной сигнал устройства является суммой двух слагаемых, первое из которых представляет собой сигнал входной переменной x1, а второе - сигнал усеченной разности входных переменных.The output signal of the device is the sum of two terms, the first of which is the signal of the input variable x 1 , and the second is the signal of the truncated difference of the input variables.

Входные сигналы x1 и x2 поступают на входы 1 и 2 схемы в виде квантов втекающего тока (т.е. в виде -x1 и -x2). С помощью первого 8 и второго 10 токовых зеркал они преобразуются в кванты вытекающего тока (т.е. в x1 и x2).The input signals x 1 and x 2 go to the inputs 1 and 2 of the circuit in the form of quanta of the incoming current (i.e., in the form of -x 1 and -x 2 ). Using the first 8 and second 10 current mirrors, they are converted into quanta of the outgoing current (i.e., in x 1 and x 2 ).

Сигнал x1 поступает на вход третьего токового зеркала 11, где снова преобразуется в квант вытекающего тока (т.е. в -x1) для обеспечения соответствия направления тока выполняемым операциям при монтажном объединении выходов токовых зеркал.The signal x 1 is fed to the input of the third current mirror 11, where it is again converted into a quantum of the outgoing current (i.e., -x 1 ) to ensure that the current direction corresponds to the operations performed when mounting the outputs of the current mirrors.

Слагаемое в круглых скобках выражения (1) реализуется следующим образом. Из кванта вытекающего тока x2 с выхода первого токового зеркала 8 вычитается квант втекающего тока x1 с выхода 15 третьего токового зеркала 11 путем монтажного соединения указанных выходов.The term in parentheses of expression (1) is implemented as follows. From the quantum of the outgoing current x 2 from the output of the first current mirror 8, the quantum of the incoming current x 1 from the output 15 of the third current mirror 11 is subtracted by wiring the indicated outputs.

Разностный сигнал x2-x1 подается на объединенные эмиттеры транзисторов 3 и 6, режимы работы которых задаются источниками напряжения смещения 5 и 7 (Ec5 и Ec7). При (x2-x1)>0 транзистор 4 закрыт, а транзистор 6 открыт, при (x2-x1)≤0 транзистор 4 открыт, а транзистор 6 закрыт.The difference signal x 2 -x 1 is fed to the combined emitters of transistors 3 and 6, the operating modes of which are set by bias voltage sources 5 and 7 (E c5 and E c7 ). For (x 2 -x 1 )> 0, transistor 4 is closed and transistor 6 is open, for (x 2 -x 1 ) ≤0 transistor 4 is open and transistor 6 is closed.

В первом случае квант вытекающей разности токов с коллектора транзистора 6 поступает на вход четвертого токового зеркала 13, с выхода которого он подается в выходную цепь схемы.In the first case, the quantum of the leaky current difference from the collector of the transistor 6 is fed to the input of the fourth current mirror 13, from the output of which it is supplied to the output circuit of the circuit.

Во втором случае транзистор 6 закрыт и выходной ток четвертого токового зеркала 13 равен нулю.In the second case, the transistor 6 is closed and the output current of the fourth current mirror 13 is zero.

К выходному сигналу четвертого токового зеркала 13 путем подсоединения выхода 15 третьего токового зеркала 11 добавляется сигнал -x1, тем самым формируется сигнал -x1-(x2÷x1)=-[x1+(x2÷x1)], реализующий выражение (1) в виде кванта втекающего тока.The signal -x 1 is added to the output signal of the fourth current mirror 13 by connecting the output 15 of the third current mirror 11, thereby generating a signal -x 1 - (x 2 ÷ x 1 ) = - [x 1 + (x 2 ÷ x 1 )] realizing expression (1) in the form of a quantum of the incoming current.

Резистор 16 является вспомогательным и служит для определения наличия тока в выходной цепи. Он используется только в процессе экспериментальных исследований схемы.The resistor 16 is auxiliary and serves to determine the presence of current in the output circuit. It is used only in the process of experimental studies of the circuit.

Как видно из приведенного описания реализация логической функции max(x1,x2) в схеме фиг. 2 производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).As can be seen from the above description, the implementation of the logical function max (x 1 , x 2 ) in the circuit of FIG. 2 is performed by the formation of the algebraic sum of current quanta and the allocation of certain values of this sum of currents. All elements of the above circuit operate in active mode, which assumes the absence of saturation during the switching process, which increases the overall speed of the circuit. In addition, the use of multi-valued internal representation of signals increases the information content of communication lines, which reduces their number. The use of stable values of the current quanta, as well as the determination of the output signal by the difference of these currents, provides a small dependence of the circuit operation on external destabilizing factors (deviation of the supply voltage, radiation and temperature effects, common mode noise, etc.).

Показанные на чертеже фиг. 4 и фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.Shown in the drawing of FIG. 4 and FIG. 5 simulation results confirm the indicated properties of the claimed scheme.

Таким образом, рассмотренное схемотехническое решение k-значного логического элемента «максимум» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.Thus, the considered circuitry solution of the “maximum” k-valued logic element is characterized by the multi-valued state of internal signals and signals at its current inputs and outputs, which can be the basis for computing and control devices using multi-valued linear algebra, a particular case of which is Boolean algebra .

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Патент US 8.159.304, fig. 51. Patent US 8.159.304, fig. 5

2. Патент US №5.977.829, fig. 12. US patent No. 5.977.829, fig. one

3. Патент US №5.789.982, fig. 23. US patent No. 5.789.982, fig. 2

4. Патент US №5.140.2824. US patent No. 5.140.282

5. Патент US №6.624.701, fig. 45. US patent No. 6.624.701, fig. four

6. Патент US №6.529.0786. US patent No. 6.529.078

7. Патент US №5.734.2947. US patent No. 5.734.294

8. Патент US №5.557.2208. US patent No. 5.557.220

9. Патент US №6.624.7019. US patent No. 6.624.701

10. Патент RU №231929610. Patent RU No. 2319296

11. Патент RU №243622411. Patent RU No. 2436224

12. Патент RU №231929612. Patent RU No. 2319296

13. Патент RU №232115713. Patent RU No. 2321157

14. Патент RU №238309914. Patent RU No. 2383099

15. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.15. Malyugin VD. Realization of Boolean functions by arithmetic polynomials // Automation and Telemechanics, 1982. No. 4. S. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с. 16. Chernov N.I. Fundamentals of the theory of the logical synthesis of digital structures over the field of real numbers // Monograph. - Taganrog: TRTU, 2001 .-- 147 p.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.17. Chernov N.I. Linear synthesis of digital structures ASOIU "// Textbook Taganrog. - TRTU, 2004, 118 p.

18. Патент US 6.556.075 fig. 218. Patent US 6.556.075 fig. 2

19. Патент US 6.556.075 fig. 6.19. Patent US 6.556.075 fig. 6.

Claims (1)

k-значный логический элемент «максимум», содержащий первый (1) и второй (2) логические входы устройства, выход (3) устройства, первый (4) вспомогательный транзистор, база которого подключена к первому (5) источнику напряжения смещения, второй (6) вспомогательный транзистор другого типа проводимости, база которого подключена ко второму (7) источнику напряжения смещения, причем эмиттеры первого (4) и второго (6) вспомогательных транзисторов объединены и подключены к токовому выходу первого (8) токового зеркала, согласованного с первой (9) шиной источника питания, второе (10) токовое зеркало, согласованное с первой (9) шиной источника питания, третье (11) токовое зеркало, согласованное со второй (12) шиной источника питания, четвертое (13) токовое зеркало, согласованное со второй (12) шиной источника питания, вход четвертого (13) токового зеркала соединен с коллектором второго (6) вспомогательного транзистора, а токовый выход связан с выходом (3) устройства, коллектор первого (3) вспомогательного транзистора связан с первой (9) шиной источника питания, причем первый (1) логический вход устройства связан со входом второго (10) токового зеркала, а второй (2) логический вход устройства соединен со входом первого (8) токового зеркала, отличающийся тем, что выход второго (10) токового зеркала соединен со входом третьего (11) токового зеркала, первый (14) выход которого подключен к выходу (3) устройства, а второй (15) токовый выход третьего (11) токового зеркала соединен с объединенными эмиттерами первого (4) и второго (6) вспомогательных транзисторов. k-digit logic element "maximum", containing the first (1) and second (2) logic inputs of the device, the output (3) of the device, the first (4) auxiliary transistor, the base of which is connected to the first (5) bias voltage source, the second ( 6) an auxiliary transistor of a different type of conductivity, the base of which is connected to the second (7) source of bias voltage, and the emitters of the first (4) and second (6) auxiliary transistors are combined and connected to the current output of the first (8) current mirror, matched with the first ( 9) bus sources power supply, a second (10) current mirror matched to the first (9) power supply bus, a third (11) current mirror matched to the second (12) power supply bus, a fourth (13) current mirror matched to the second (12) by the power supply bus, the input of the fourth (13) current mirror is connected to the collector of the second (6) auxiliary transistor, and the current output is connected to the output (3) of the device, the collector of the first (3) auxiliary transistor is connected to the first (9) power supply bus, the first (1) logical input of the device is connected to about the input of the second (10) current mirror, and the second (2) logical input of the device is connected to the input of the first (8) current mirror, characterized in that the output of the second (10) current mirror is connected to the input of the third (11) current mirror, the first ( 14) whose output is connected to the output (3) of the device, and the second (15) current output of the third (11) current mirror is connected to the combined emitters of the first (4) and second (6) auxiliary transistors.
RU2014130967/08A 2014-07-25 2014-07-25 k-VALUE LOGIC ELEMENT "MAXIMUM" RU2568385C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2014130967/08A RU2568385C1 (en) 2014-07-25 2014-07-25 k-VALUE LOGIC ELEMENT "MAXIMUM"

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2014130967/08A RU2568385C1 (en) 2014-07-25 2014-07-25 k-VALUE LOGIC ELEMENT "MAXIMUM"

Publications (1)

Publication Number Publication Date
RU2568385C1 true RU2568385C1 (en) 2015-11-20

Family

ID=54597946

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014130967/08A RU2568385C1 (en) 2014-07-25 2014-07-25 k-VALUE LOGIC ELEMENT "MAXIMUM"

Country Status (1)

Country Link
RU (1) RU2568385C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2640740C1 (en) * 2017-04-05 2018-01-11 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current-controlled device of limitation of multidigit output logic variable

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1126172A1 (en) * 1983-01-12 1988-04-23 Физико-механический институт им.Г.В.Карпенко Multiinput multidigit logic maximum element
RU2079970C1 (en) * 1994-04-15 1997-05-20 Оренбургский политехнический институт Multivalued logic element
US20040227477A1 (en) * 2003-04-25 2004-11-18 Rohm Co., Ltd. Differential current output unit
US8159404B2 (en) * 2006-12-12 2012-04-17 Nippon Antena Kabushiki Kaisha Multiple frequency antenna

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1126172A1 (en) * 1983-01-12 1988-04-23 Физико-механический институт им.Г.В.Карпенко Multiinput multidigit logic maximum element
RU2079970C1 (en) * 1994-04-15 1997-05-20 Оренбургский политехнический институт Multivalued logic element
US20040227477A1 (en) * 2003-04-25 2004-11-18 Rohm Co., Ltd. Differential current output unit
US8159404B2 (en) * 2006-12-12 2012-04-17 Nippon Antena Kabushiki Kaisha Multiple frequency antenna

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2640740C1 (en) * 2017-04-05 2018-01-11 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current-controlled device of limitation of multidigit output logic variable

Similar Documents

Publication Publication Date Title
RU2615069C1 (en) Rs-trigger
CN106815636B (en) A kind of neuron circuit based on memristor
RU2549142C1 (en) Logic element for equality comparison of two multi-value variables
RU2553071C1 (en) Multi-valued logical gate of reverse end-around shift
RU2506696C1 (en) Majority decision element with multidigit internal signal presentation
RU2547233C1 (en) Logical element of loose comparison for inequality of two multivalued variables
RU2506695C1 (en) "exclusive or" logic element with multidigit internal signal presentation
RU2547225C1 (en) Multidigit logical element of cyclic shift
RU2568385C1 (en) k-VALUE LOGIC ELEMENT "MAXIMUM"
RU2554557C1 (en) Multiple-valued logical element of reverse cyclic shift
RU2712412C1 (en) Current threshold logic element "equivalence"
RU2546078C1 (en) MULTIVALUED MODULUS k ADDER
RU2604682C1 (en) Rs flip-flop
RU2546085C1 (en) LOGICAL COMPARISON ELEMENT OF k-DIGIT VARIABLE WITH THRESHOLD VALUE
RU2553070C1 (en) K-digit minimum gate
Prokopenko et al. The linear concept of logical synthesis of digital IP-modules of control and communication systems
RU2504074C1 (en) Single-bit full adder with multidigit internal signal notation
RU2513717C1 (en) Two-input "and" logic gate with multidigit internal signal presentation
RU2693590C1 (en) Current threshold logic element of reverse cyclic shift
RU2701108C1 (en) Current threshold logical element "nonequivalent"
RU2514789C1 (en) Rs flip-flop with multidigit internal signal presentation
RU2679186C1 (en) Voltage level converter
RU2549144C1 (en) K-digit logical "maximum" element
RU2546082C1 (en) k MODULO MULTIPLE-VALUED ADDER
RU2695979C1 (en) Binary current threshold rs-trigger

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20160726