RU2546078C1 - MULTIVALUED MODULUS k ADDER - Google Patents
MULTIVALUED MODULUS k ADDER Download PDFInfo
- Publication number
- RU2546078C1 RU2546078C1 RU2014116455/08A RU2014116455A RU2546078C1 RU 2546078 C1 RU2546078 C1 RU 2546078C1 RU 2014116455/08 A RU2014116455/08 A RU 2014116455/08A RU 2014116455 A RU2014116455 A RU 2014116455A RU 2546078 C1 RU2546078 C1 RU 2546078C1
- Authority
- RU
- Russia
- Prior art keywords
- current
- output
- current mirror
- input
- additional
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Description
Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.The present invention relates to the field of computer engineering, automation, communication and can be used in various digital structures and systems of automatic control, transmission of digital information, etc.
В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9], реализующих функцию логической обработки входных токовых переменных.In various analog-digital computing and control devices, transistor cascades for transforming input logical variables (currents) implemented on the basis of current mirrors are widely used [1-14]. These functional units are used, for example, in the input stages of operational signal converters with the so-called "current negative feedback" [1-14], as well as independent nonlinear input current converters without feedback circuits [9], which implement the input processing logic function current variables.
В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.In [15], as well as in the monographs of the co-author of this application [16-17], it was shown that Boolean algebra is a special case of a more general linear algebra, the practical implementation of which in the structure of computing and logical devices of automation of a new generation requires the creation of a special element base implemented on based on logic with a multi-valued internal representation of signals, in which the current quantum is the equivalent of a standard logic signal. The inventive device relates to this type of logic elements.
Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5.557.220, структура которого присутствует также во многих других патентах [1-14]. Он содержит первый 1 и второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 11, второе 12 и третье 13 токовые зеркала, согласованные с первой 14 шиной источника питания, четвертое 15, пятое 16 и шестое 17 токовые зеркала, согласованные со второй 18 шиной источника питания, коллектор четвертого 8 выходного транзистора соединен со входом первого 11 токового зеркала, эмиттеры первого 4 и третьего 7 выходных транзисторов объединены, эмиттеры второго 5 и четвертого 8 выходных транзисторов связаны друг с другом, причем токовый выход третьего 13 токового зеркала соединен с токовым выходом 3 устройства.The closest prototype of the claimed device is a logic element presented in patent US 5.557.220, the structure of which is also present in many other patents [1-14]. It contains the first 1 and second 2 current inputs of the device, the
Существенный недостаток известного устройства состоит в том, что оно не реализует функцию суммирования по модулю k двух многозначных входных переменных (x1, x2), соответствующих многоуровневым значениям входных токов I1, I2. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.A significant disadvantage of the known device is that it does not implement the function of summing modulo k of two multi-valued input variables (x 1 , x 2 ) corresponding to multi-level values of input currents I 1 , I 2 . This does not allow on its basis to create a complete basis of computer technology, operating on the principles of converting multivalued current signals.
Основная задача предполагаемого изобретения состоит в создании логического элемента, обеспечивающего суммирование по модулю k двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].The main objective of the alleged invention is to create a logic element that provides modulo-k summation of two multi-valued variables, in which the information is internally converted in a multi-valued current waveform. Ultimately, this allows to increase the speed of information conversion devices and create an elemental base of computing devices operating on the principles of multivalued linear algebra [16-17].
Поставленная задача решается тем, что в известном логическом элементе (фиг. 1), содержащем первый 1 второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 11, второе 12 и третье 13 токовые зеркала, согласованные с первой 14 шиной источника питания, четвертое 15, пятое 16 и шестое 17 токовые зеркала, согласованные со второй 18 шиной источника питания, коллектор четвертого 8 выходного транзистора соединен со входом первого 11 токового зеркала, эмиттеры первого 4 и третьего 7 выходных транзисторов объединены, эмиттеры второго 5 и четвертого 8 выходных транзисторов связаны друг с другом, причем токовый выход третьего 13 токового зеркала соединен с токовым выходом 3 устройства, предусмотрены новые элементы и связи - шестое 17 токовое зеркало содержит первый 19 и второй 20 токовые выходы, причем вход шестого 17 токового зеркала соединен с токовым входом 1 устройства, пятое 16 токовое зеркало содержит первый 21 и второй 22 токовые выходы, причем вход пятого 16 токового зеркала подключен к токовому входу 2 устройства, второй 20 токовый выход шестого 17 токового зеркала соединен с первым 21 токовым выходом пятого 16 токового зеркала и подключен к токовому выходу второго 12 токового зеркала и объединенным эмиттерам первого 23 и второго 24 дополнительных выходных транзисторов разного типа проводимости, второй 22 токовый выход пятого 16 токового зеркала связан с объединенными эмиттерами первого 4 и третьего 7 выходных транзисторов и через первый 25 дополнительный источник опорного тока связан с первой 14 шиной источника питания, первый 19 токовый выход шестого 17 токового зеркала соединен со входом первого 26 дополнительного токового зеркала, согласованного с первой 14 шиной источника питания, выход которого подключен к токовому выходу четвертого 15 токового зеркала и объединенным эмиттерам второго 5 и четвертого 8 выходных транзисторов, причем токовый выход первого 11 токового зеркала соединен с объединенными эмиттерами третьего 27 и четвертого 28 дополнительных выходных транзисторов разного типа проводимости и через второй 29 дополнительный источник опорного тока связан со второй 18 шиной источника питания, коллектор четвертого 28 дополнительного выходного транзистора соединен со входом второго 12 токового зеркала, коллектор второго 24 дополнительного выходного транзистора связан со входом третьего 13 токового зеркала, коллектор третьего 7 выходного транзистора соединен с первой 14 шиной источника питания, базы первого 23 и третьего 27 дополнительных выходных транзисторов подключены к первому 6 источнику напряжения смещения, базы второго 24 и четвертого 28 дополнительных выходных транзисторов подключены ко второму 9 источнику напряжения смещения, коллектор первого 4 выходного транзистора соединен со входом четвертого 15 токового зеркала, а коллектор второго 5 выходного транзистора, а также коллекторы первого 23 и третьего 27 дополнительных выходных транзисторов связаны со второй 18 шиной источника питания, причем коэффициент передачи по току второго 12 токового зеркала близок к трем единицам.The problem is solved in that in a known logical element (Fig. 1) containing the first 1 second 2 current inputs of the device, the
Схема известного устройства показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.A diagram of a known device is shown in the drawing of FIG. 1. In the drawing of FIG. 2 presents a diagram of the inventive device in accordance with the claims.
На чертеже фиг. 3 приведена схема исследованного в среде МС9 заявляемого устройства фиг. 2 с конкретным выполнением его функциональных узлов (токовых зеркал 11, 12, 13, 15, 16, 17, 26) на биполярных транзисторах. На полевых транзисторах устройство фиг. 2 реализуется подобным образом.In the drawing of FIG. 3 is a diagram of the inventive device of FIG. 2 with the specific implementation of its functional units (
На чертеже фиг. 4 приведены результаты компьютерного моделирования схемы фиг. 3 для случая, когда входные многозначные токовые сигналы (x1, x2) имеют три уровня.In the drawing of FIG. 4 shows the results of computer simulation of the circuit of FIG. 3 for the case where the input multi-valued current signals (x 1 , x 2 ) have three levels.
Многозначный сумматор по модулю k фиг. 2 содержит первый 1 второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, первое 11, второе 12 и третье 13 токовые зеркала, согласованные с первой 14 шиной источника питания, четвертое 15, пятое 16 и шестое 17 токовые зеркала, согласованные со второй 18 шиной источника питания, коллектор четвертого 8 выходного транзистора соединен со входом первого 11 токового зеркала, эмиттеры первого 4 и третьего 7 выходных транзисторов объединены, эмиттеры второго 5 и четвертого 8 выходных транзисторов связаны друг с другом, причем токовый выход третьего 13 токового зеркала соединен с токовым выходом 3 устройства. Шестое 17 токовое зеркало содержит первый 19 и второй 20 токовые выходы, причем вход шестого 17 токового зеркала соединен с токовым входом 1 устройства, пятое 16 токовое зеркало содержит первый 21 и второй 22) токовые выходы, причем вход пятого 16 токового зеркала подключен к токовому входу 2 устройства, второй 20 токовый выход шестого 17 токового зеркала соединен с первым 21 токовым выходом пятого 16 токового зеркала и подключен к токовому выходу второго 12 токового зеркала и объединенным эмиттерам первого 23 и второго 24 дополнительных выходных транзисторов разного типа проводимости, второй 22 токовый выход пятого 16 токового зеркала связан с объединенными эмиттерами первого 4 и третьего 7 выходных транзисторов и через первый 25 дополнительный источник опорного тока связан с первой 14 шиной источника питания, первый 19 токовый выход шестого 17 токового зеркала соединен со входом первого 26 дополнительного токового зеркала, согласованного с первой 14 шиной источника питания, выход которого подключен к токовому выходу четвертого 15 токового зеркала и объединенным эмиттерам второго 5 и четвертого 8 выходных транзисторов, причем токовый выход первого 11 токового зеркала соединен с объединенными эмиттерами третьего 27 и четвертого 28 дополнительных выходных транзисторов разного типа проводимости и через второй 29 дополнительный источник опорного тока связан со второй 18 шиной источника питания, коллектор четвертого 28 дополнительного выходного транзистора соединен со входом второго 12 токового зеркала, коллектор второго 24 дополнительного выходного транзистора связан со входом третьего 13 токового зеркала, коллектор третьего 7 выходного транзистора соединен с первой 14 шиной источника питания, базы первого 23 и третьего 27 дополнительных выходных транзисторов подключены к первому 6 источнику напряжения смещения, базы второго 24 и четвертого 28 дополнительных выходных транзисторов подключены ко второму 9 источнику напряжения смещения, коллектор первого 4 выходного транзистора соединен со входом четвертого 15 токового зеркала, а коллектор второго 5 выходного транзистора, а также коллекторы первого 23 и третьего 27 дополнительных выходных транзисторов связаны со второй 18 шиной источника питания, причем коэффициент передачи по току второго 12 токового зеркала близок к трем единицам. Двухполюсник 30 моделирует свойства нагрузки заявляемого логического элемента. Коэффициент передачи по току второго 12 токового зеркала близок к трем единицам, а ток через первый 25 дополнительный источник опорного тока в три раза превышает ток через второй 29 дополнительный источник опорного тока (I25=3I0, I29=I0, где I0 - заданный квант тока).The multi-valued adder modulo k of FIG. 2 contains the first 1 second 2 current inputs of the device, the
Рассмотрим работу устройства фиг. 2, которое выполняет операцию сложения по модулю k двух одноразрядных чисел (k=1, 2, …). Операция сложения по модулю k может быть описана выражениемConsider the operation of the device of FIG. 2, which performs the addition operation modulo k of two single-digit numbers (k = 1, 2, ...). The addition operation modulo k can be described by the expression
где k - значность логики. Таким образом, операция сложения определяется как арифметическая сумма слагаемых x1 и x2 за вычетом k в случае, когда эта сумма превышает значность логики. Конкретное значение k определяется назначением устройства. Например, для двоичной переменной (k=2) получим выражение:where k is the significance of the logic. Thus, the addition operation is defined as the arithmetic sum of the terms x 1 and x 2 minus k in the case when this sum exceeds the significance of the logic. The specific value of k is determined by the purpose of the device. For example, for a binary variable (k = 2) we get the expression:
При k=3 выражение приобретает вид:When k = 3, the expression takes the form:
и т.д.etc.
Рассмотрим работу устройства фиг. 2 при k=3.Consider the operation of the device of FIG. 2 for k = 3.
Складываемые переменные x1 и x2 в виде квантов вытекающего тока поступают на входы 1 и 2 устройства и далее - на входы пятого 16 и шестого 17 токовых зеркал. С помощью шестого 17 токового зеркала входной вытекающий квант тока x1 преобразуется в квант вытекающего тока, размножается и поступает на выходы 19 и 20 этого токового зеркала. Аналогично, с помощью пятого 16 токового зеркала входной втекающий квант тока x2 преобразуется в квант вытекающего тока, размножается и поступает на выходы 21 и 22 этого токового зеркала.The added variables x 1 and x 2 in the form of quanta of the outgoing current are supplied to the
Внутренняя скобка (3÷x2) в (3) реализуется следующим образом. Переменная x2 в виде кванта вытекающего тока с выхода 22 пятого 16 токового зеркала алгебраически складывается с квантом тока I25-3I0 первого 25 дополнительного источника опорного тока. Разностный ток поступает на объединенные эмиттеры первого 4 и третьего 7 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 6 и второго 9 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов первого 25 дополнительного источника опорного тока и четвертого 15 токового зеркала. Разностный сигнал с коллектора первого 4 выходного транзистора в виде кванта втекающего тока подается на четвертое 15 токовое зеркало, где преобразуется в равный ему квант вытекающего тока.The inner bracket (3 ÷ x 2 ) in (3) is implemented as follows. The variable x 2 in the form of a quantum of the outgoing current from the output 22 of the fifth 16 current mirror is algebraically added to the current quantum I 25 -3I 0 of the first 25 additional source of reference current. The differential current is supplied to the combined emitters of the first 4 and third 7 output transistors. The operating modes of these transistors are set by the voltage values of the first 6 and second 9 additional sources of bias voltage and prevent saturation of the transistors of the first 25 additional source of reference current and the fourth 15 current mirror. The difference signal from the collector of the first 4 output transistor in the form of a quantum of the incoming current is fed to the fourth 15 current mirror, where it is converted into an equal quantum of the outgoing current.
Реализация внешней скобки (1÷((3÷x2)÷x1)) приведенного выше выражения (3) производится следующим образом. Преобразованный в квант вытекающего тока входной сигнал x1 с выхода 19 шестого 17 токового зеркала преобразуется с помощью первого 26 дополнительного токового зеркала в квант втекающего тока и алгебраически складывается с выходным вытекающим током четвертого 15 токового зеркала. Разностный ток поступает на объединенные эмиттеры второго 5 и четвертого 8 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 6 и второго 9 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов первого 11 токового зеркала.The implementation of the external bracket (1 ÷ ((3 ÷ x 2 ) ÷ x 1 )) of the above expression (3) is as follows. The input signal x 1, converted into a leaky current quantum, from the output 19 of the sixth 17 current mirror is converted using the first 26 additional current mirrors into a leaky current quantum and is algebraically added to the output leaky current of the fourth 15 current mirror. The differential current is supplied to the combined emitters of the second 5 and fourth 8 output transistors. The operating modes of these transistors are set by the voltage values of the first 6 and second 9 additional sources of bias voltage and prevent saturation of the transistors of the first 11 current mirrors.
Если значение кванта тока с выхода первого 26 дополнительного токового зеркала по величине превышает значение кванта тока с выхода четвертого 15 токового зеркала, то второй 5 выходной транзистор открыт, а четвертый 8 выходной транзистор закрыт, его коллекторный ток равен нулю.If the value of the current quantum from the output of the first 26 additional current mirror is larger than the value of the current quantum from the output of the fourth 15 current mirror, then the second 5 output transistor is open, and the fourth 8 output transistor is closed, its collector current is zero.
Если значение кванта тока с выхода первого 26 дополнительного токового зеркала по величине меньше значения кванта тока с выхода четвертого 15 токового зеркала, то второй 5 выходной транзистор закрыт, а четвертый 8 выходной транзистор открыт. Квант вытекающего коллекторного тока четвертого 8 выходного транзистора поступает на вход первого 11 токового зеркала и преобразуется в квант втекающего тока и вычитается из кванта тока второго 29 дополнительного источника опорного тока. Разностный ток поступает на объединенные эмиттеры третьего 27 и четвертого 28 дополнительных выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 6 и второго 9 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов второго 12 токового зеркала.If the value of the current quantum from the output of the first 26 additional current mirror is smaller than the value of the current quantum from the output of the fourth 15 current mirror, then the second 5 output transistor is closed, and the fourth 8 output transistor is open. The quantum of the outflowing collector current of the fourth 8 output transistor is fed to the input of the first 11 current mirrors and converted into a quantum of the incoming current and subtracted from the current quantum of the second 29 additional source of reference current. The differential current is supplied to the combined emitters of the third 27 and fourth 28 additional output transistors. The operating modes of these transistors are set by the voltage values of the first 6 and second 9 additional sources of bias voltage and prevent saturation of the transistors of the second 12 current mirrors.
Алгебраическое суммирование значений входных переменных x1 и x2 и значения внешней скобки приведенного выше выражения (3) производится монтажным объединением квантов вытекающего тока второго 20 выхода шестого 17 токового зеркала, кванта вытекающего тока с первого 21 токового выхода пятого 16 токового зеркала и кванта втекающего тока с выхода второго 12 токового зеркала. Разностный ток поступает на объединенные эмиттеры первого 23 и второго 24 дополнительных выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 6 и второго 9 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов третьего токового зеркала 13.Algebraic summation of the values of the input variables x 1 and x 2 and the values of the outer bracket of the above expression (3) is performed by assembling the leaky current quanta of the second 20 output of the sixth 17 current mirror, the leaky current quantum of the first 21 current output of the fifth 16 current mirror and the incoming current quantum from the output of the second 12 current mirror. The differential current is supplied to the combined emitters of the first 23 and second 24 additional output transistors. The modes of operation of these transistors are set by the voltage values of the first 6 and second 9 additional sources of bias voltage and prevent saturation of the transistors of the third
Если значение суммы квантов тока со второго 20 токового выхода шестого 17 токового зеркала и с первого 21 токового выхода пятого 16 токового зеркала по величине меньше значения кванта тока с выхода второго 12 токового зеркала, то второй 24 дополнительный выходной транзистор закрыт, а первый 23 дополнительный выходной транзистор открыт. Если же значение суммы квантов тока со второго 20 токового выхода шестого 17 токового зеркала и с первого 21 токового выхода пятого 16 токового зеркала по величине больше значения кванта тока с выхода второго 12 токового зеркала, то второй 24 дополнительный выходной транзистор открыт, а первый 23 дополнительный выходной транзистор - закрыт. Квант вытекающего коллекторного тока второго 24 дополнительного выходного транзистора поступает на вход третьего 13 токового зеркала, преобразуется в квант втекающего тока и подается на выход устройства.If the value of the sum of the current quanta from the second 20 current output of the sixth 17 current mirror and from the first 21 current output of the fifth 16 current mirror is smaller than the value of the current quantum from the output of the second 12 current mirror, then the second 24 additional output transistor is closed, and the first 23 additional output transistor is open. If the value of the sum of the current quanta from the second 20 current output of the sixth 17 current mirror and from the first 21 current output of the fifth 16 current mirror is larger than the value of the current quantum from the output of the second 12 current mirror, then the second 24 additional output transistor is open, and the first 23 additional output transistor is closed. A quantum of the outflowing collector current of the second 24 additional output transistor is fed to the input of the third 13 current mirror, converted into a quantum of the incoming current, and fed to the output of the device.
Как видно из приведенного описания, реализация логической функции суммирования x1⊕x2 здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока I29=I0, I25=3I0, а также определение выходного токового сигнала разностью этих токов обеспечивает малую зависимость работы схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).As can be seen from the above description, the implementation of the logical summation function x 1 ⊕x 2 here is carried out by forming the algebraic sum of the current quanta and identifying certain values of this sum of currents. All elements of the above circuit operate in active mode, which assumes the absence of saturation during the switching process, which increases the overall speed of the circuit. In addition, the use of multi-valued internal representation of signals increases the information content of communication lines, which reduces their number. Using stable values of current quanta I 29 = I 0 , I 25 = 3I 0 , as well as determining the output current signal by the difference of these currents, provides a small dependence of the circuit operation on external destabilizing factors (deviation of the supply voltage, radiation and temperature effects, common mode noise, etc. )
Показанные на чертеже фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.Shown in the drawing of FIG. 4 simulation results confirm the indicated properties of the claimed scheme.
Таким образом, рассмотренное схемотехническое решение логического элемента (многозначного сумматора по модулю k) характеризуется многозначным токовым состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу цифровых вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.Thus, the considered circuitry of a logical element (a multi-valued adder modulo k) is characterized by a multi-valued current state of internal signals and signals at its current inputs and outputs, which can be the basis for digital computing and control devices using multi-valued linear algebra, a particular case of which is Boolean algebra.
БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST
1. Патент US 8.159.304, fig. 51. Patent US 8.159.304, fig. 5
2. Патент US №5.977.829, fig. 12. US patent No. 5.977.829, fig. one
3. Патент US №5.789.982, fig. 23. US patent No. 5.789.982, fig. 2
4. Патент US №5.140.2824. US patent No. 5.140.282
5. Патент US №6.624.701, fig. 45. US patent No. 6.624.701, fig. four
6. Патент US №6.529.0786. US patent No. 6.529.078
7. Патент US №5.734.2947. US patent No. 5.734.294
8. Патент US №5.557.2208. US patent No. 5.557.220
9. Патент US №6.624.7019. US patent No. 6.624.701
10. Патент RU №231929610. Patent RU No. 2319296
11. Патент RU №243622411. Patent RU No. 2436224
12. Патент RU №231929612. Patent RU No. 2319296
13. Патент RU №232115713. Patent RU No. 2321157
14. Патент RU №238309914. Patent RU No. 2383099
15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.15. Malyugin V.D. Realization of Boolean functions by arithmetic polynomials // Automation and Remote Control, 1982. No. 4. S. 84-93.
16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.16. Chernov N.I. Fundamentals of the theory of the logical synthesis of digital structures over the field of real numbers // Monograph. - Taganrog: TRTU, 2001 .-- 147 p.
17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.17. Chernov N.I. Linear synthesis of digital structures ASOIU "// Textbook Taganrog. - TRTU, 2004, 118 p.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014116455/08A RU2546078C1 (en) | 2014-04-23 | 2014-04-23 | MULTIVALUED MODULUS k ADDER |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014116455/08A RU2546078C1 (en) | 2014-04-23 | 2014-04-23 | MULTIVALUED MODULUS k ADDER |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2546078C1 true RU2546078C1 (en) | 2015-04-10 |
Family
ID=53295722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2014116455/08A RU2546078C1 (en) | 2014-04-23 | 2014-04-23 | MULTIVALUED MODULUS k ADDER |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2546078C1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2700195C1 (en) * | 2018-10-31 | 2019-09-13 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger adder modulo two |
| RU2714105C1 (en) * | 2019-09-25 | 2020-02-11 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger adder on modulus two on field-effect transistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557220A (en) * | 1993-08-19 | 1996-09-17 | Mitsubishi Denki Kabushiki Kaisha | Polarity detector |
| RU2319296C1 (en) * | 2006-08-03 | 2008-03-10 | ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) | Fast action differential amplifier |
| RU2383099C2 (en) * | 2008-04-16 | 2010-02-27 | Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") | Differential amplifier with low-resistance inputs |
| US8159304B1 (en) * | 2008-07-15 | 2012-04-17 | National Semiconductor Corporation | Apparatus and method for feed-forwarding in a current-feedback amplifier |
-
2014
- 2014-04-23 RU RU2014116455/08A patent/RU2546078C1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557220A (en) * | 1993-08-19 | 1996-09-17 | Mitsubishi Denki Kabushiki Kaisha | Polarity detector |
| RU2319296C1 (en) * | 2006-08-03 | 2008-03-10 | ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) | Fast action differential amplifier |
| RU2383099C2 (en) * | 2008-04-16 | 2010-02-27 | Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") | Differential amplifier with low-resistance inputs |
| US8159304B1 (en) * | 2008-07-15 | 2012-04-17 | National Semiconductor Corporation | Apparatus and method for feed-forwarding in a current-feedback amplifier |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2700195C1 (en) * | 2018-10-31 | 2019-09-13 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger adder modulo two |
| RU2714105C1 (en) * | 2019-09-25 | 2020-02-11 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger adder on modulus two on field-effect transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2615069C1 (en) | Rs-trigger | |
| RU2549142C1 (en) | Logic element for equality comparison of two multi-value variables | |
| RU2547225C1 (en) | Multidigit logical element of cyclic shift | |
| RU2546078C1 (en) | MULTIVALUED MODULUS k ADDER | |
| Chen et al. | New necessary and sufficient conditions for finite‐time stability of impulsive switched linear time‐varying systems | |
| RU2547233C1 (en) | Logical element of loose comparison for inequality of two multivalued variables | |
| Yeniçeri et al. | Multi‐scroll chaotic attractors from a generalized time‐delay sampled‐data system | |
| Gao et al. | Global state feedback stabilisation for a class of more general high‐order non‐linear systems | |
| RU2553071C1 (en) | Multi-valued logical gate of reverse end-around shift | |
| RU2506695C1 (en) | "exclusive or" logic element with multidigit internal signal presentation | |
| RU2506696C1 (en) | Majority decision element with multidigit internal signal presentation | |
| RU2504074C1 (en) | Single-bit full adder with multidigit internal signal notation | |
| RU2554557C1 (en) | Multiple-valued logical element of reverse cyclic shift | |
| RU2546085C1 (en) | LOGICAL COMPARISON ELEMENT OF k-DIGIT VARIABLE WITH THRESHOLD VALUE | |
| RU2546082C1 (en) | k MODULO MULTIPLE-VALUED ADDER | |
| RU2712412C1 (en) | Current threshold logic element "equivalence" | |
| Prokopenko et al. | The linear concept of logical synthesis of digital IP-modules of control and communication systems | |
| RU2604682C1 (en) | Rs flip-flop | |
| RU2553070C1 (en) | K-digit minimum gate | |
| RU2513717C1 (en) | Two-input "and" logic gate with multidigit internal signal presentation | |
| RU2568385C1 (en) | k-VALUE LOGIC ELEMENT "MAXIMUM" | |
| Nikhil et al. | Reversible 2: 4 decoder using universal Fredkin gate | |
| RU2514789C1 (en) | Rs flip-flop with multidigit internal signal presentation | |
| RU2693590C1 (en) | Current threshold logic element of reverse cyclic shift | |
| RU2701108C1 (en) | Current threshold logical element "nonequivalent" |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160424 |