RU2514789C1 - Rs flip-flop with multidigit internal signal presentation - Google Patents
Rs flip-flop with multidigit internal signal presentation Download PDFInfo
- Publication number
- RU2514789C1 RU2514789C1 RU2012140888/08A RU2012140888A RU2514789C1 RU 2514789 C1 RU2514789 C1 RU 2514789C1 RU 2012140888/08 A RU2012140888/08 A RU 2012140888/08A RU 2012140888 A RU2012140888 A RU 2012140888A RU 2514789 C1 RU2514789 C1 RU 2514789C1
- Authority
- RU
- Russia
- Prior art keywords
- current
- trigger
- input
- output
- source
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
Description
Предлагаемое изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации и т.п.The present invention relates to the field of computer engineering, automation and can be used in various digital structures and systems for automatic control, information transfer, etc.
В различных вычислительных и управляющих системах широко используются устройства, реализованные на основе RS-триггеров, которые имеют два состояния в зависимости от потенциальных сигналов на R или S-входах [1-20]. Входные и выходные сигналы в классических триггерах представляют собой высокий или низкий потенциалы, соответствующие логической «1» или логическому «0» булевой алгебры.In various computing and control systems, devices based on RS-flip-flops are widely used, which have two states depending on potential signals at the R or S-inputs [1-20]. The input and output signals in classical triggers are high or low potentials corresponding to logical “1” or logical “0” of Boolean algebra.
В работе [21], а также монографиях соавтора настоящей заявки [22-23] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I0. Заявляемое устройство относится к этому типу вычислительных устройств.In [21], as well as in the monographs of the co-author of this application [22-23], it was shown that Boolean algebra is a special case of a more general linear algebra, the practical implementation of which in the structure of computing and logical devices of automation of a new generation requires the creation of a special element base implemented on based on logic with a multi-valued internal representation of signals, in which the current quantum I 0 is the equivalent of a standard logical signal. The inventive device relates to this type of computing device.
Ближайшим прототипом заявляемого устройства является RS-триггер, представленный в патенте RU № 2119716. Он содержит (фиг.1) R(1) и S(2) входы, выходные транзисторы 3 и 4, базы которых подключены к источнику вспомогательного напряжения 5, первый 6 и второй 7 инвертирующие усилители с соответствующими первым 8 и вторым 9 токовыми выходами, первый 10 источник опорного тока, первую 11 и вторую 12 шины источника питания.The closest prototype of the claimed device is an RS-trigger presented in patent RU No. 2119716. It contains (Fig. 1) R (1) and S (2) inputs,
Существенный недостаток известного RS-триггера состоит в том, что он, используя потенциальные двоичные сигналы, обладает усложненной структурой связей, нелинейностью рабочих режимов элементов и критичностью параметров структуры ПС, а также входных сигналов, что в конечном итоге приводит к снижению его быстродействия.A significant drawback of the well-known RS-trigger is that, using potential binary signals, it has a complicated communication structure, non-linearity of the operating modes of elements and the criticality of the structure parameters of the PS, as well as the input signals, which ultimately leads to a decrease in its speed.
Основная задача предлагаемого изобретения состоит в создании устройства, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов, определяемое состоянием входных токовых сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [22-23].The main objective of the invention is to create a device in which the internal conversion of information is carried out in a multi-valued current signal form, determined by the state of the input current signals. Ultimately, this allows you to improve performance and create the element base of computing devices operating on the principles of multi-valued linear algebra [22-23].
Поставленная задача решается тем, что в RS-триггере с многозначным внутренним представлением сигналов (фиг.1), содержащем R (1) и S (2) входы, выходные транзисторы 3 и 4, базы которых подключены к источнику вспомогательного напряжения 5, первый 6 и второй 7 инвертирующие усилители с соответствующими первым 8 и вторым 9 токовыми выходами, первый 10 источник опорного тока, первую 11 и вторую 12 шины источника питания, предусмотрены новые элементы и связи - в качестве первого 6 и второго 7 инвертиртирующих усилителей используются соответствующие первое 6 и второе 7 токовые зеркала, согласованные с первой 11 шиной источника питания, вход первого 6 токового зеркала соединен с коллектором первого 3 выходного транзистора, вспомогательный токовый выход 13 первого 6 токового зеркала соединен с эмиттером второго 4 выходного транзистора и S-входом (2) триггера, а также через второй 14 источник опорного тока связан со второй 12 шиной источника питания, вход второго 7 токового зеркала соединен с коллектором второго 4 выходного транзистора, вспомогательный токовый выход 15 второго 7 токового зеркала соединен с эмиттером первого 4 выходного транзистора и R-входом (1) триггера, а также через первый 10 источник опорного тока связан со второй 12 шиной источника питания, причем в качестве противофазных токовых выходов RS-триггера используются токовые выходы 8 и 9 первого 6 и второго 7 токовых зеркал.The problem is solved in that in the RS-trigger with a multi-valued internal representation of the signals (Fig. 1), containing R (1) and S (2) inputs,
Схема RS-триггера - прототипа показана на чертеже фиг.1. На чертеже фиг.2 представлена схема заявляемого устройства в соответствии с пп.1 и 2 формулы изобретения для случая, когда первый 3 и второй 4 выходные транзисторы имеют n-р-n тип проводимости.Scheme RS-trigger prototype shown in the drawing of figure 1. The drawing of figure 2 presents a diagram of the inventive device in accordance with
На чертеже фиг.3 представлена схема заявляемого устройства в соответствии с п.1 формулы изобретения для случая, когда первый 3 и второй 4 выходные транзисторы имеют р-n-р тип проводимости (примеры построения первого 6 и второго 7 токовых зеркал даны на чертеже фиг.9).The drawing of Fig. 3 shows a diagram of the inventive device in accordance with
На чертеже фиг.4 приведена схема RS-триггера фиг.3 на идеальных элементах в среде Cadence на моделях SiGe инитегральных транзисторов.The drawing of Fig. 4 shows a diagram of the RS-flip-flop of Fig. 3 on ideal elements in a Cadence environment on SiGe models of non-integrated transistors.
На чертеже фиг.5 показан статический режим RS-триггера фиг.4 при входном токе на S входе I7=500 мкА.The drawing of figure 5 shows the static mode of the RS-trigger of figure 4 with the input current at the S input I7 = 500 μA.
На чертеже фиг.6 приведены временные диаграммы входных и выходных токов RS-триггера фиг.4.The drawing of Fig.6 shows the timing diagram of the input and output currents of the RS-trigger of Fig.4.
На чертеже фиг.7 представлены временные диаграммы задержек в выходном токовом сигнале.The drawing of Fig.7 shows a timing diagram of the delays in the output current signal.
На чертеже фиг.8 представлена входная логика для построения RSC-триггера на базе заявляемого RS-триггера.The drawing of Fig. 8 shows the input logic for constructing an RSC trigger based on the inventive RS trigger.
На чертеже фиг.9 показана схема RSC-триггера в среде MicroCap и функциональные обозначения его выводов на блоке «StageT» с входной логикой фиг.8 RS триггера фиг.3.The drawing of Fig.9 shows a diagram of an RSC trigger in a MicroCap environment and the functional designations of its outputs on the StageT block with the input logic of Fig.8 RS trigger of Fig.3.
На чертеже фиг.10 показана функциональная схема и соединение выводов RS-триггера с блоком питания «Supply» (фиг.11), входным блоком преобразования потенциальных сигналов в токовые «Input» (фиг.12) и RS-триггером «StageT» (фиг.3).The drawing of Fig. 10 shows a functional diagram and connection of the conclusions of the RS-flip-flop with the power supply unit "Supply" (Fig. 11), an input unit for converting potential signals to current "Input" (Fig. 12) and the RS-trigger "StageT" (Fig. .3).
На чертеже фиг.11 показан частный вариант построения цепей смещения потенциалов и питающих напряжений RS-триггера в виде блока питания «Supply».The drawing of Fig. 11 shows a particular embodiment of building potential bias circuits and supply voltages of the RS-flip-flop in the form of a "Supply" power supply.
На чертеже фиг.12 показан блок «Input» для формирования входных токовых сигналов RS-триггера фиг.3 из потенциальных сигналов. В большинстве случаев блок «Input» может отсутствовать.In the drawing of Fig.12 shows the block "Input" for the formation of the input current signals of the RS-trigger of Fig.3 from potential signals. In most cases, the “Input” block may be missing.
На чертеже фиг.13 приведены временные диаграммы входных и выходных токовых сигналов одноступенчатого RSC-триггера фиг.9 (последовательность графиков: токи S, R, С, Q1, Q2).The drawing of Fig.13 shows the timing diagrams of the input and output current signals of a single-stage RSC-trigger of Fig.9 (sequence of graphs: currents S, R, C, Q1, Q2).
На чертеже фиг.14 показан двухступенчатый RSC-триггер, реализуемый на основе заявляемого RS триггера.The drawing of Fig.14 shows a two-stage RSC-trigger, implemented on the basis of the inventive RS trigger.
На чертеже фиг.15 приведены временные диаграммы входных и выходных токовых сигналов двухступенчатого триггера фиг.14 (последовательность графиков: токи S, R, С, Q1_1, Q2_1, Ql_2, Q2_2).The drawing of Fig.15 shows the timing diagrams of the input and output current signals of the two-stage trigger of Fig.14 (sequence of graphs: currents S, R, C, Q1_1, Q2_1, Ql_2, Q2_2).
На чертеже фиг.16 показан вариант построения Т-триггера на базе предлагаемого RS-триггера фиг.3.In the drawing of Fig.16 shows an embodiment of the construction of a T-trigger based on the proposed RS-trigger of Fig.3.
RS-триггер с многозначным внутренним представлением сигналов фиг.2 содержит R (1) и S (2) входы, выходные транзисторы 3 и 4, базы которых подключены к источнику вспомогательного напряжения 5, первый 6 и второй 7 инвертирующие усилители с соответствующими первым 8 и вторым 9 токовыми выходами, первый 10 источник опорного тока, первую 11 и вторую 12 шины источника питания. В качестве первого 6 и второго 7 инвертиртирующих усилителей используются соответствующие первое 6 и второе 7 токовые зеркала, согласованные с первой 11 шиной источника питания, вход первого 6 токового зеркала соединен с коллектором первого 3 выходного транзистора, вспомогательный токовый выход 13 первого 6 токового зеркала соединен с эмиттером второго 4 выходного транзистора и S-входом (2) триггера, а также через второй 14 источник опорного тока связан со второй 12 шиной источника питания, вход второго 7 токового зеркала соединен с коллектором второго 4 выходного транзистора, вспомогательный токовый выход 15 второго 7 токового зеркала соединен с эмиттером первого 4 выходного транзистора и R-входом (1) триггера, а также через первый 10 источник опорного тока связан со второй 12 шиной источника питания, причем в качестве противофазных токовых выходов RS-триггера используются токовые выходы 8 и 9 первого 6 и второго 7 токовых зеркал.RS-trigger with a multi-valued internal representation of the signals of figure 2 contains R (1) and S (2) inputs,
Кроме этого, на чертеже фиг.2, в соответствии с п.2 формулы изобретения, в схему введены первый 16 и второй 17 дополнительные транзисторы, базы которых соединены с источником вспомогательного напряжения 5, эмиттеры соединены с эмиттерами соответствующих первого 3 и второго 4 выходных транзисторов, а коллекторы связаны с соответствующими вспомогательными токовыми выходами 18 и 19 устройства.In addition, in the drawing of figure 2, in accordance with
В качестве первого 6 и второго 7 токовых зеркал авторы рекомендуют использовать классические схемы, примеры построения которых даны на чертеже фиг.8 (элементы 26, 27) и чертеже фиг.9. Необходимый коэффициент передачи по току данных функциональных узлов (Ко=1÷2, фиг.2, фиг.3) устанавливается выбором соответствующих площадей эмиттерных переходов применяемых транзисторов.As the first 6 and second 7 current mirrors, the authors recommend using classic circuits, examples of which are given in the drawing of Fig. 8 (
Схема фиг.3 соответствует п.1 формулы изобретения, но реализована на р-n-р транзисторах 3 и 4.The circuit of figure 3 corresponds to claim 1 of the claims, but is implemented on
Двухполюсники 20 и 21 моделируют свойства нагрузки RS-триггера по выходам 8 и 9. Входная логика RS-триггера фиг.8 реализована на транзисторах 22, 23, 24, 25, 26, 27. Входной логический сигнал данной логики подается на вход 28, а синхросигнал - на вход 29. Для установления статического режима логики используется вход 30, на который подается квант тока I0.The two-
Рассмотрим работу предлагаемой схемы RS-триггера фиг.3.Consider the work of the proposed circuit RS-trigger figure 3.
Как известно, различают два режима работы триггера:As you know, there are two trigger modes:
- режим установки триггера в некоторое состояние;- the mode of setting the trigger in a certain state;
- режим хранения состояния.- state storage mode.
Режим хранения состояния характеризуется отсутствием втекающих квантов тока на его входах Bx.R (1) и Bx.S (2). Если в состоянии «логический 1», например, транзистор 3 открыт, то в его коллекторной цепи протекает ток, равный кванту тока, задаваемый источником опорного тока 10. При этом первое 6 токовое зеркало через вспомогательный токовый выход 13 отбирает на себя квант тока источника опорного тока 14. Ток коллектора транзистора 4 отсутствует, следовательно, отсутствует и ток во втором 7 токовом зеркале. Поэтому его вспомогательный выход 15 не влияет на режим работы транзистора 3 и режим хранения RS-триггера, таким образом, поддерживается. При хранении триггером состояния «логического «0», когда открыт транзистор 4, процессы протекают аналогично.The state storage mode is characterized by the absence of flowing current quanta at its inputs Bx.R (1) and Bx.S (2). If in the “logical 1” state, for example, the
Установка состояния RS-триггера производится подачей на один из его входов (R-вход (1) или S-вход (2)) управляющего сигнала в виде втекающего кванта тока. Пусть триггер находится в состоянии «логический 1». Подача кванта тока на R-вход (1) приводит к «пропаданию» тока через транзистор 3, он закрывается, при этом исчезает входной, а следовательно, и выходной ток токового зеркала 6 на вспомогательном выходе 13 и квант тока источника опорного тока 14 через транзистор 4 подается на вход токового зеркала 7. В результате квант тока опорного источника тока 10 направляется на вспомогательный выход 15 токового зеркала 7. По окончании управляющего кванта тока на R-входе (1) установленное состояние сохраняется. Переключение триггера из состояния «логического 0» в состояние «логический 1» с помощью управляющего кванта тока на S-входе (2) происходит аналогично.RS-flip-flop state is set by applying to one of its inputs (R-input (1) or S-input (2)) a control signal in the form of an incoming current quantum. Let the trigger be in the logical 1 state. The supply of a current quantum to the R-input (1) leads to a "loss" of current through the
Показанные на чертежах фиг.6, фиг.7, фиг.10, фиг.13, фиг.15 результаты моделирования подтверждают указанные свойства заявляемой схемы, которая может также реализовываться в базисе КМОП транзисторов. Следует отметить, что кратковременные импульсы на выходе триггера, возникающие в момент переключения входных сигналов, характерные и для других известных RS-триггеров, определяются различными временами переключения токовых зеркал и могут быть устранены в реальных схемах средствами технологии.Shown in the drawings of Fig.6, Fig.7, Fig.10, Fig.13, Fig.15 simulation results confirm the indicated properties of the claimed circuit, which can also be implemented in the basis of CMOS transistors. It should be noted that the short-term pulses at the trigger output that occur at the time of switching the input signals, which are also characteristic of other known RS triggers, are determined by different switching times of current mirrors and can be eliminated in real circuits using technology.
Таким образом, рассмотренные схемотехнические решения RS-триггеров характеризуются многозначным состоянием внутренних сигналов и двоичным представлением сигнала на его токовом выходе и могут быть положены в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.Thus, the considered circuitry solutions of RS triggers are characterized by the multi-valued state of internal signals and the binary representation of the signal at its current output and can be used as the basis for computing and control devices using multi-valued linear algebra, a particular case of which is Boolean algebra.
БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST
1. Патент US 8.115.522 fig.21. Patent US 8.115.522 fig.2
2. Патент US 7.626.4332. Patent US 7.626.433
3. Патент US 7.236.029 fig.33. Patent US 7.236.029 fig. 3
4. Патент US 6.268.752 fig.44. US Patent 6,268,752 fig. 4
5. Патент US 6.486.7205. Patent US 6.486.720
6. Патентная заявка US 2002/0003443 fig.46. Patent application US 2002/0003443 fig.4
7. Патент US 6.714.0607. Patent US 6.714.060
8. Патент US 5.025.1748. Patent US 5.025.174
9. Патент US 5.945.8589. Patent US 5.945.858
10. Патент US 5.892.382 fig.210. Patent US 5.892.382 fig.2
11. Патент US 5.844.437 fig.211. US patent 5.844.437 fig.2
12. Патент US 5.220.21212. US patent 5.220.212
13. Патент US 5.815.019 fig.113. Patent US 5.815.019 fig. 1
14. Патент US 5.541.544 fig.114. Patent US 5.541.544 fig. 1
15. Патент US 5.001.361 fig.315. US patent 5.001.361 fig. 3
16. Патент US 5.969.556 fig.116. US patent 5.969.556 fig. 1
17. Патент US 4.156.819 fig.217. Patent US 4.156.819 fig.2
18. Патент US 4.779.009 fig.418. Patent US 4.779.009 fig. 4
19. Патент US 4.309.625 fig.419. Patent US 4.309.625 fig. 4
20. Патент US 3.305.72820. Patent US 3.305.728
21. Малюгин В.Д. Реализация булевых функций арифметическими полиномами.// Автоматика и телемеханика, 1982, №4, с.84-93.21. Malyugin V.D. Realization of Boolean functions by arithmetic polynomials. // Automation and Telemechanics, 1982, No. 4, p. 84-93.
22. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел.// Монография. - Таганрог: ТРТУ, 2001. - 147 с.22. Chernov N.I. Fundamentals of the theory of the logical synthesis of digital structures over the field of real numbers. // Monograph. - Taganrog: TRTU, 2001 .-- 147 p.
23. Чернов Н.И. Линейный синтез цифровых структур АСОИУ.// Учебное пособие. - Таганрог: ТРТУ, 2004 г. - 118 с.23. Chernov N.I. Linear synthesis of digital structures ASOIU.// Textbook. - Taganrog: TRTU, 2004 - 118 p.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2012140888/08A RU2514789C1 (en) | 2012-09-24 | 2012-09-24 | Rs flip-flop with multidigit internal signal presentation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2012140888/08A RU2514789C1 (en) | 2012-09-24 | 2012-09-24 | Rs flip-flop with multidigit internal signal presentation |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2012140888A RU2012140888A (en) | 2014-03-27 |
RU2514789C1 true RU2514789C1 (en) | 2014-05-10 |
Family
ID=50342900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2012140888/08A RU2514789C1 (en) | 2012-09-24 | 2012-09-24 | Rs flip-flop with multidigit internal signal presentation |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2514789C1 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2615069C1 (en) * | 2015-12-22 | 2017-04-03 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Rs-trigger |
RU2624581C1 (en) * | 2016-02-24 | 2017-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Multi-valued trigger |
RU2695979C1 (en) * | 2018-12-21 | 2019-07-29 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Binary current threshold rs-trigger |
RU2777029C1 (en) * | 2021-12-21 | 2022-08-01 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Current threshold trigger |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1626341A1 (en) * | 1989-02-27 | 1991-02-07 | Кустовой Вычислительный Центр Белорусского Республиканского Банка Госбанка Ссср | Rs flip-flop |
RU2119716C1 (en) * | 1997-07-29 | 1998-09-27 | Денис Юрьевич Адамов | Synchronous flip-flop cell |
US5945858A (en) * | 1997-03-31 | 1999-08-31 | Nec Corporation | Clocked flip flop circuit with built-in clock controller and frequency divider using the same |
-
2012
- 2012-09-24 RU RU2012140888/08A patent/RU2514789C1/en not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1626341A1 (en) * | 1989-02-27 | 1991-02-07 | Кустовой Вычислительный Центр Белорусского Республиканского Банка Госбанка Ссср | Rs flip-flop |
US5945858A (en) * | 1997-03-31 | 1999-08-31 | Nec Corporation | Clocked flip flop circuit with built-in clock controller and frequency divider using the same |
RU2119716C1 (en) * | 1997-07-29 | 1998-09-27 | Денис Юрьевич Адамов | Synchronous flip-flop cell |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2615069C1 (en) * | 2015-12-22 | 2017-04-03 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Rs-trigger |
RU2624581C1 (en) * | 2016-02-24 | 2017-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Multi-valued trigger |
RU2695979C1 (en) * | 2018-12-21 | 2019-07-29 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Binary current threshold rs-trigger |
RU2777029C1 (en) * | 2021-12-21 | 2022-08-01 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Current threshold trigger |
Also Published As
Publication number | Publication date |
---|---|
RU2012140888A (en) | 2014-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN203745938U (en) | Voltage stabilizer and system comprising same | |
US8664993B2 (en) | Phase interpolator, multi-phase interpolation device, interpolated clock generating method and multi-phase clock generating method | |
RU2615069C1 (en) | Rs-trigger | |
RU2514789C1 (en) | Rs flip-flop with multidigit internal signal presentation | |
RU2506695C1 (en) | "exclusive or" logic element with multidigit internal signal presentation | |
RU2549142C1 (en) | Logic element for equality comparison of two multi-value variables | |
RU2506696C1 (en) | Majority decision element with multidigit internal signal presentation | |
JPWO2018055666A1 (en) | Interface circuit | |
Balaji et al. | Low power and high speed synchronous circuits using transmission gates | |
RU2553071C1 (en) | Multi-valued logical gate of reverse end-around shift | |
RU2547225C1 (en) | Multidigit logical element of cyclic shift | |
RU2504074C1 (en) | Single-bit full adder with multidigit internal signal notation | |
RU2604682C1 (en) | Rs flip-flop | |
US8183939B1 (en) | Ring oscillator | |
US20180048297A1 (en) | Phase-Inverted Clock Generation Circuit and Register | |
RU2624584C1 (en) | Multifunctional current logical element | |
RU2513717C1 (en) | Two-input "and" logic gate with multidigit internal signal presentation | |
CN107592099B (en) | D flip-flop | |
JPH03272216A (en) | Flip-flop circuit | |
RU2546085C1 (en) | LOGICAL COMPARISON ELEMENT OF k-DIGIT VARIABLE WITH THRESHOLD VALUE | |
RU2554557C1 (en) | Multiple-valued logical element of reverse cyclic shift | |
RU2546078C1 (en) | MULTIVALUED MODULUS k ADDER | |
RU2513478C1 (en) | Two-input "and" logic gate with multidigit internal signal presentation | |
CN108572690B (en) | Current mirror circuit | |
US20120223756A1 (en) | Method and System for High Speed, Low Power and Small Flip-Flops |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20140925 |