RU2729887C1 - Current threshold ternary element - Google Patents

Current threshold ternary element Download PDF

Info

Publication number
RU2729887C1
RU2729887C1 RU2020109465A RU2020109465A RU2729887C1 RU 2729887 C1 RU2729887 C1 RU 2729887C1 RU 2020109465 A RU2020109465 A RU 2020109465A RU 2020109465 A RU2020109465 A RU 2020109465A RU 2729887 C1 RU2729887 C1 RU 2729887C1
Authority
RU
Russia
Prior art keywords
input field
current mirror
output
current
input
Prior art date
Application number
RU2020109465A
Other languages
Russian (ru)
Inventor
Николай Владимирович Бутырлагин
Владислав Яковлевич Югай
Николай Николаевич Прокопенко
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2020109465A priority Critical patent/RU2729887C1/en
Application granted granted Critical
Publication of RU2729887C1 publication Critical patent/RU2729887C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/0813—Threshold logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/0823—Multistate logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: radio engineering; electronics.SUBSTANCE: invention relates to radio engineering and analogue microelectronics and can be used in high-speed analogue and analogue-to-digital interfaces for processing signals of sensors. Current threshold ternary element has six input field transistors, four bias voltage sources, four current mirrors, four reference current sources, device inputs and outputs.EFFECT: creation of current threshold ternary element, in which internal conversion of information is carried out in multivalued current form of signals, which increases efficiency of information conversion devices.1 cl, 4 dwg

Description

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.The proposed invention relates to the field of computer technology, automation, communications and can be used in various digital structures and automatic control systems, digital information transmission, etc.

В различных вычислительных и управляющих системах широко используются компараторы, реализованные на основе эмиттерно-связанной логики [1-14], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами. В настоящее время двоичная элементная база практически достигла предельных функциональных возможностей, одним из перспективных путей дальнейшего повышения эффективности цифровых устройств является переход от двоичных булевых функций к многозначным логическим функциям и реализация соответствующей многозначной элементной базы.In various computing and control systems, comparators are widely used, implemented on the basis of emitter-coupled logic [1-14], operating according to the laws of Boolean algebra and having two logical states "0" and "1" at the output, characterized by low and high potentials. At present, the binary element base has practically reached the maximum functionality, one of the promising ways to further improve the efficiency of digital devices is the transition from binary Boolean functions to multivalued logical functions and the implementation of the corresponding multivalued element base.

В патенте [15], работах [16-17] и монографиях [18-19] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I0. Заявляемое устройство «Токовый пороговый троичный элемент» относится к этому типу логических элементов. Логическая функция «максимум» для k-значных переменных является естественным обобщением логической функции дизъюнкция, определяемой только для булевых двоичных переменных, т.е. логический элемент максимум является обобщением элемента ИЛИ для переменных со значностью более 2.In the patent [15], works [16-17] and monographs [18-19], it is shown that Boolean algebra is a special case of a more general linear algebra, the practical implementation of which in the structure of computing and logical devices of new generation automation requires the creation of a special element base, implemented on the basis of logic with a multivalued internal representation of signals, in which the equivalent of a standard logical signal is the current quantum I 0 . The claimed device "Current threshold ternary element" refers to this type of logic elements. The logical function "maximum" for k-valued variables is a natural generalization of the logical function disjunction, which is defined only for Boolean binary variables, i.e. the logical element maximum is a generalization of the OR element for variables with a value greater than 2.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте RU 2701108 («Токовый пороговый логический элемент «Неравнозначность»», МПК H03K 19/21, H03K 19/212, H03K 19/215, G03F 3/26, 2019 г.). Он содержит (фиг.1) первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные полевые транзисторы с объединенными затворами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму 9 источнику напряжения смещения, истоки первого 4 и третьего 7 входных полевых транзисторов соединены друг с другом, истоки второго 5 и четвертого 8 входных полевых транзисторов подключены друг к другу, первое 10 токовое зеркало, согласованное с первой 11 шиной источника питания, содержащее выход 12, второе 13 токовое зеркало, согласованное с первой 11 шиной источника питания, выход которого подключен к выходу 3 устройства, третье 14 токовое зеркало, согласованное со второй 15 шиной источника питания, вход которого подключен ко второму 2 входу устройства, стоки первого 4 и второго 5 входных полевых транзисторов соединены со второй 15 шиной источника питания, четвертое 16 токовое зеркало, согласованное со второй 15 шиной источника питания, имеющее выход 17, пятый 18 и шестой 19 входные полевые транзисторы, истоки которых объединены и связаны со второй 15 шиной источника питания через первый 20 источник опорного тока, затвор пятого 18 входного полевого транзистора подключен к объединенным истокам первого 4 и третьего 7 входных полевых транзисторов и выходу 17 четвертого 16 токового зеркала, седьмой 21 и восьмой 22 входные полевые транзисторы, истоки которых объединены и связаны со второй 15 шиной источника питания через второй 23 источник опорного тока, затвор седьмого 21 входного полевого транзистора подключен к объединенным истокам второго 5 и четвертого 8 входных полевых транзисторов, а также к выходу 12 первого 10 токового зеркала, сток седьмого 21 входного полевого транзистора подключен ко входу второго 13 токового зеркала, стоки третьего 7, четвертого 8 и восьмого 22 входных полевых транзисторов подключены к первой 11 шине источника питания, третий 24 источник опорного тока, четвертый 25 источник опорного тока, включенный между второй 15 шиной источника тока и выходом 12 первого 10 токового зеркала, третий 26 источник напряжения смещения подключен к затвору шестого 19 входного полевого транзистора, четвертый 27 источник напряжения смещения подключен к затвору восьмого 22 входного полевого транзистора.The closest prototype of the claimed device is a logic element presented in patent RU 2701108 ("Current threshold logic element" Unequality ", IPC H03K 19/21, H03K 19/212, H03K 19/215, G03F 3/26, 2019). It contains (figure 1) the first 1 and second 2 inputs of the device, the output 3 of the device, the first 4 and second 5 input field-effect transistors with combined gates, which are connected to the first 6 bias voltage source, the third 7 and fourth 8 input field-effect transistors of another type conductivity with combined gates, which are connected to the second 9 bias voltage source, the sources of the first 4 and third 7 input field-effect transistors are connected to each other, the sources of the second 5 and fourth 8 input field-effect transistors are connected to each other, the first 10 is a current mirror matched to the first 11 by the power supply bus, containing the output 12, the second 13 current mirror, matched with the first 11 bus of the power supply, the output of which is connected to the output 3 of the device, the third 14 current mirror, matched to the second 15 bus of the power supply, the input of which is connected to the second 2 input devices, the drains of the first 4 and second 5 input field-effect transistors are connected to the second 15 source bus power supply, the fourth 16 current mirror, matched with the second 15 bus of the power supply, having an output 17, the fifth 18 and sixth 19 input field-effect transistors, the sources of which are combined and connected to the second 15 bus of the power supply through the first 20 reference current source, the gate of the fifth 18 the input field-effect transistor is connected to the combined sources of the first 4 and third 7 input field-effect transistors and the output 17 of the fourth 16 current mirror, the seventh 21 and eighth 22 input field-effect transistors, the sources of which are combined and connected to the second 15 bus of the power supply through the second 23 reference current source, the gate of the seventh 21 input field-effect transistor is connected to the combined sources of the second 5 and fourth 8 input field-effect transistors, as well as to the output 12 of the first 10 current mirror, the drain of the seventh 21 input field-effect transistor is connected to the input of the second 13 current mirror, the drains of the third 7, fourth 8 and eighth 22 input field-effect transistors are connected to the first 11 w and power supply, the third 24 reference current source, the fourth 25 reference current source connected between the second 15 bus of the current source and the output 12 of the first 10 current mirror, the third 26 bias voltage source is connected to the gate of the sixth 19 input field effect transistor, the fourth 27 bias voltage source connected to the gate of the eighth 22 input field-effect transistor.

Существенный недостаток известного логического элемента состоит в том, что он реализует двоичную булеву функцию и не предоставляет возможность работы с многозначными входными и выходными токовыми сигналами, что в конечном итоге приводит к сокращению функциональных возможностей и снижению его быстродействия. Это не позволяет создать функционально полный базис средств цифровой техники, функционирующих на принципах преобразования многозначных токовых сигналов. Применение многозначных пороговых функций и соответствующих им пороговых элементов, кроме реализации заданной логической функции, обеспечивает масштабирование и нормализацию уровней выходных сигналов и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.A significant drawback of the known logic element is that it implements a binary Boolean function and does not provide the ability to work with multivalued input and output current signals, which ultimately leads to a reduction in functionality and a decrease in its performance. This does not allow creating a functionally complete basis for digital technology, operating on the principles of converting multivalued current signals. The use of multivalued threshold functions and their corresponding threshold elements, in addition to the implementation of a given logical function, provides scaling and normalization of the output signal levels and thereby eliminates all signal errors that occur before the threshold element.

Основная задача предлагаемого изобретения состоит в создании токового порогового троичного элемента, в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу цифровых устройств, работающих на принципах многозначной линейной алгебры [18-19].The main objective of the present invention is to create a current threshold ternary element, in which the internal transformation of information is performed in the current form of signals. Ultimately, this allows you to increase the speed and create an element base of digital devices operating on the principles of multivalued linear algebra [18-19].

Поставленная задача решается тем, что в логическом элементе (фиг. 1), содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные полевые транзисторы с объединенными затворами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму 9 источнику напряжения смещения, истоки первого 4 и третьего 7 входных полевых транзисторов соединены друг с другом, истоки второго 5 и четвертого 8 входных полевых транзисторов подключены друг к другу, первое 10 токовое зеркало, согласованное с первой 11 шиной источника питания, содержащее выход 12, второе 13 токовое зеркало, согласованное с первой 11 шиной источника питания, выход которого подключен к выходу 3 устройства, третье 14 токовое зеркало, согласованное со второй 15 шиной источника питания, вход которого подключен ко второму 2 входу устройства, стоки первого 4 и второго 5 входных полевых транзисторов соединены со второй 15 шиной источника питания, четвертое 16 токовое зеркало, согласованное со второй 15 шиной источника питания, имеющее выход 17, пятый 18 и шестой 19 входные полевые транзисторы, истоки которых объединены и связаны со второй 15 шиной источника питания через первый 20 источник опорного тока, затвор пятого 18 входного полевого транзистора подключен к объединенным истокам первого 4 и третьего 7 входных полевых транзисторов и выходу 17 четвертого 16 токового зеркала, седьмой 21 и восьмой 22 входные полевые транзисторы, истоки которых объединены и связаны со второй 15 шиной источника питания через второй 23 источник опорного тока, затвор седьмого 21 входного полевого транзистора подключен к объединенным истокам второго 5 и четвертого 8 входных полевых транзисторов, а также к выходу 12 первого 10 токового зеркала, сток седьмого 21 входного полевого транзистора подключен ко входу второго 13 токового зеркала, стоки третьего 7, четвертого 8 и восьмого 22 входных полевых транзисторов подключены к первой 11 шине источника питания, третий 24 источник опорного тока, четвертый 25 источник опорного тока, включенный между второй 15 шиной источника тока и выходом 12 первого 10 токового зеркала, третий 26 источник напряжения смещения подключен к затвору шестого 19 входного полевого транзистора, четвертый 27 источник напряжения смещения подключен к затвору восьмого 22 входного полевого транзистора, предусмотрены новые элементы и связи - первое 10 токовое зеркало снабжено дополнительным выходом 28, четвертое 16 токовое зеркало содержит первый 29 и второй 30 дополнительные выходы, выход третьего 14 токового зеркала подключен ко входу первого 10 токового зеркала, первый 1 вход устройства соединен со входом четвертого 16 токового зеркала, дополнительный 28 выход первого 10 токового зеркала подключен к выходу 17 четвертого 16 токового зеркала и связан со второй 15 шиной источника питания через третий 24 источник опорного тока, первый 29 дополнительный выход четвертого 16 токового зеркала соединен с затвором седьмого 21 входного полевого транзистора, второй 30 дополнительный выход четвертого 16 токового зеркала подключен ко входу второго 13 токового зеркала и соединен со стоком пятого 18 входного полевого транзистора, сток шестого 19 входного полевого транзистора согласован с первой 11 шиной источника питания.The problem is solved by the fact that in a logic element (Fig. 1) containing the first 1 and second 2 inputs of the device, the output 3 of the device, the first 4 and second 5 input field-effect transistors with combined gates, which are connected to the first 6 bias voltage source, the third 7 and fourth 8 input field-effect transistors of another type of conductivity with combined gates, which are connected to the second 9 bias voltage source, the sources of the first 4 and third 7 input field-effect transistors are connected to each other, the sources of the second 5 and fourth 8 input field-effect transistors are connected to each other , the first 10 current mirror, matched with the first 11 bus of the power supply, containing the output 12, the second 13 current mirror, matched with the first 11 bus of the power source, the output of which is connected to the output 3 of the device, the third 14 current mirror, matched with the second 15 bus of the source power supply, the input of which is connected to the second 2 input of the device, the drains of the first 4 and the second 5 input field-effect transistors are connected to the second 15 bus of the power source, the fourth 16 is a current mirror, matched with the second 15 bus of the power supply, having an output 17, the fifth 18 and sixth 19 are input field-effect transistors, the sources of which are combined and connected to the second 15 bus of the power supply through the first 20 a reference current source, the gate of the fifth 18 input field-effect transistor is connected to the combined sources of the first 4 and third 7 input field-effect transistors and the output 17 of the fourth 16 current mirror, the seventh 21 and eighth 22 input field-effect transistors, the sources of which are combined and connected to the second 15 source bus power supply through the second 23 reference current source, the gate of the seventh 21 input field-effect transistor is connected to the combined sources of the second 5 and fourth 8 input field-effect transistors, as well as to the output 12 of the first 10 current mirror, the drain of the seventh 21 input field-effect transistor is connected to the input of the second 13 current mirror , drains of the third 7, fourth 8 and eighth my 22 input field-effect transistors are connected to the first 11 bus of the power supply, the third 24 is a reference current source, the fourth 25 is a reference current source connected between the second 15 bus of the current source and the output 12 of the first 10 current mirror, the third 26 bias voltage source is connected to the gate of the sixth 19 input field-effect transistor, the fourth 27 bias voltage source is connected to the gate of the eighth 22 input field-effect transistor, new elements and connections are provided - the first 10 current mirror is equipped with an additional output 28, the fourth 16 current mirror contains the first 29 and second 30 additional outputs, the output of the third 14 current the mirror is connected to the input of the first 10 current mirror, the first 1 input of the device is connected to the input of the fourth 16 current mirror, an additional 28 output of the first 10 current mirror is connected to the output 17 of the fourth 16 current mirror and is connected to the second 15 bus of the power source through the third 24 reference current source , first 29 additional The natal output of the fourth 16 current mirror is connected to the gate of the seventh 21 input field-effect transistor, the second 30 additional output of the fourth 16 current mirror is connected to the input of the second 13 current mirror and is connected to the drain of the fifth 18 input field-effect transistor, the drain of the sixth 19 input field-effect transistor is matched with the first 11 power supply bus.

На чертеже фиг. 1 показана схема прототипа, а на чертеже фиг. 2 - схема заявляемого токового порогового троичного элемента на полевых транзисторах в соответствии с п. 1 формулы изобретения.In the drawing, FIG. 1 shows a schematic diagram of a prototype, and FIG. 2 is a diagram of the claimed current threshold ternary element on field-effect transistors in accordance with claim 1 of the claims.

На чертеже фиг. 3 представлена схема токового порогового троичного элемента фиг. 2 в среде компьютерного моделирования Micro-Cap на моделях биполярных транзисторов.In the drawing, FIG. 3 is a diagram of the current threshold ternary element of FIG. 2 in the Micro-Cap computer simulation environment on models of bipolar transistors.

На чертеже фиг. 4 приведены осциллограммы входных и выходных сигналов элемента фиг. 3.In the drawing, FIG. 4 shows oscillograms of the input and output signals of the element of FIG. 3.

Токовый пороговый троичный элемент фиг. 2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные полевые транзисторы с объединенными затворами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму 9 источнику напряжения смещения, истоки первого 4 и третьего 7 входных полевых транзисторов соединены друг с другом, истоки второго 5 и четвертого 8 входных полевых транзисторов подключены друг к другу, первое 10 токовое зеркало, согласованное с первой 11 шиной источника питания, содержащее выход 12, второе 13 токовое зеркало, согласованное с первой 11 шиной источника питания, выход которого подключен к выходу 3 устройства, третье 14 токовое зеркало, согласованное со второй 15 шиной источника питания, вход которого подключен ко второму 2 входу устройства, стоки первого 4 и второго 5 входных полевых транзисторов соединены со второй 15 шиной источника питания, четвертое 16 токовое зеркало, согласованное со второй 15 шиной источника питания, имеющее выход 17, пятый 18 и шестой 19 входные полевые транзисторы, истоки которых объединены и связаны со второй 15 шиной источника питания через первый 20 источник опорного тока, затвор пятого 18 входного полевого транзистора подключен к объединенным истокам первого 4 и третьего 7 входных полевых транзисторов и выходу 17 четвертого 16 токового зеркала, седьмой 21 и восьмой 22 входные полевые транзисторы, истоки которых объединены и связаны со второй 15 шиной источника питания через второй 23 источник опорного тока, затвор седьмого 21 входного полевого транзистора подключен к объединенным истокам второго 5 и четвертого 8 входных полевых транзисторов, а также к выходу 12 первого 10 токового зеркала, сток седьмого 21 входного полевого транзистора подключен ко входу второго 13 токового зеркала, стоки третьего 7, четвертого 8 и восьмого 22 входных полевых транзисторов подключены к первой 11 шине источника питания, третий 24 источник опорного тока, четвертый 25 источник опорного тока, включенный между второй 15 шиной источника тока и выходом 12 первого 10 токового зеркала, третий 26 источник напряжения смещения подключен к затвору шестого 19 входного полевого транзистора, четвертый 27 источник напряжения смещения подключен к затвору восьмого 22 входного полевого транзистора. Первое 10 токовое зеркало снабжено дополнительным выходом 28, четвертое 16 токовое зеркало содержит первый 29 и второй 30 дополнительные выходы, выход третьего 14 токового зеркала подключен ко входу первого 10 токового зеркала, первый 1 вход устройства соединен со входом четвертого 16 токового зеркала, дополнительный 28 выход первого 10 токового зеркала подключен к выходу 17 четвертого 16 токового зеркала и связан со второй 15 шиной источника питания через третий 24 источник опорного тока, первый 29 дополнительный выход четвертого 16 токового зеркала соединен с затвором седьмого 21 входного полевого транзистора, второй 30 дополнительный выход четвертого 16 токового зеркала подключен ко входу второго 13 токового зеркала и соединен со стоком пятого 18 входного полевого транзистора, сток шестого 19 входного полевого транзистора согласован с первой 11 шиной источника питания.The current threshold ternary element of FIG. 2 contains the first 1 and second 2 inputs of the device, the output 3 of the device, the first 4 and second 5 input field-effect transistors with combined gates, which are connected to the first 6 source of bias voltage, the third 7 and fourth 8 input field-effect transistors of a different type of conductivity with combined gates, which are connected to the second 9 bias voltage source, the sources of the first 4 and third 7 input field-effect transistors are connected to each other, the sources of the second 5 and fourth 8 input field-effect transistors are connected to each other, the first 10 current mirror, matched with the first 11 bus of the power supply, containing the output 12, the second 13 current mirror, matched with the first 11 bus of the power supply, the output of which is connected to the output 3 of the device, the third 14 current mirror, matched with the second 15 bus of the power supply, the input of which is connected to the second 2 input of the device, the drains of the first 4 and the second 5 input field-effect transistors are connected to the second 15 bus of the pi source tanya, the fourth 16 current mirror, matched with the second 15 bus of the power supply, having an output 17, the fifth 18 and sixth 19 input field-effect transistors, the sources of which are combined and connected to the second 15 bus of the power supply through the first 20 reference current source, the gate of the fifth 18 input The field-effect transistor is connected to the combined sources of the first 4 and third 7 input field-effect transistors and the output 17 of the fourth 16 current mirror, the seventh 21 and eighth 22 input field-effect transistors, the sources of which are combined and connected to the second 15 bus of the power supply through the second 23 reference current source, the gate the seventh 21 input field-effect transistor is connected to the combined sources of the second 5 and fourth 8 input field-effect transistors, as well as to the output 12 of the first 10 current mirror, the drain of the seventh 21 input field-effect transistor is connected to the input of the second 13 current mirror, the drains of the third 7, fourth 8 and eighth 22 input field-effect transistors are connected to the first 11 source bus power supply, the third 24 reference current source, the fourth 25 reference current source connected between the second 15 bus of the current source and the output 12 of the first 10 current mirror, the third 26 bias voltage source is connected to the gate of the sixth 19 input field-effect transistor, the fourth 27 bias voltage source is connected to the gate of the eighth 22 input field-effect transistor. The first 10 current mirror is equipped with an additional output 28, the fourth 16 current mirror contains the first 29 and second 30 additional outputs, the output of the third 14 current mirror is connected to the input of the first 10 current mirror, the first 1 input of the device is connected to the input of the fourth 16 current mirror, an additional 28 output the first 10 current mirror is connected to the output 17 of the fourth 16 current mirror and is connected to the second 15 bus of the power source through the third 24 reference current source, the first 29 additional output of the fourth 16 current mirror is connected to the gate of the seventh 21 input field-effect transistor, the second 30 is an additional output of the fourth 16 current mirror is connected to the input of the second 13 current mirror and connected to the drain of the fifth 18 input field-effect transistor, the drain of the sixth 19 input field-effect transistor is matched with the first 11 bus of the power source.

Рассмотрим работу предлагаемой схемы ЛЭ фиг. 2. Пороговая реализация троичной логической функции max(x1,x2) описывается следующим уравнением:Consider the operation of the proposed LE circuit in Fig. 2. The threshold implementation of the ternary logical function max (x 1 , x 2 ) is described by the following equation:

Figure 00000001
Figure 00000001

Figure 00000002
Figure 00000002

Входная переменная «x2» в виде сигнала втекающего тока поступает на второй 2 вход устройства и далее на выход третьего 14 токового зеркала. Выходной сигнал с выхода третьего 14 токового зеркала подается на вход первого 10 токового зеркала. Входная переменная «x1» в виде сигнала втекающего тока поступает на первый 1 вход устройства и далее на вход четвертого 16 токового зеркала. Выходной сигнал с выхода 17 четвертого 16 токового зеркала вычитается из сигнала дополнительного 28 выхода первого 10 токового зеркала, а также из конечного сигнала вычитается сигнал 0,5 кванта тока I0 третьего 24 источника опорного тока и далее поступает на объединенные истоки первого 4 и третьего 7 входных полевых транзисторов, а также подается на затвор пятого 18 входного полевого транзистора. Режимы работы первого 4 и третьего 7 входных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Пятый 18 и шестой 19 входные полевые транзисторы образуют дифференциальный каскад (ДК), переключение токов стоков этих транзисторов определяется сигналом, поступающим на затвор пятого 18 входного полевого транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x2-x1 с пороговым уровнем тока 0,5I0. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах диапазона изменения тока 0,5I0. При положительной разности сигналов (x2-x1)-0,5 ток первого 20 источника опорного тока через сток пятого 18 входного полевого транзистора в виде кванта тока подается на второе 13 токовое зеркало, реализуя первое слагаемое выражения (1). Выходной сигнал с выхода 12 первого 10 токового зеркала вычитается из сигнала порогового уровня тока 1,5I0 четвертого 25 источника опорного тока, сравнивается с выходным сигналом первого 29 дополнительного выхода четвертого 16 токового зеркала и далее поступает на объединенные истоки второго 5 и четвертого 8 входных полевых транзисторов, а также подается на затвор седьмого 21 входного полевого транзистора. Режимы работы второго 5 и четвертого 8 входных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Седьмой 21 и восьмой 22 входные полевые транзисторы образуют ДК, переключение токов стоков этих транзисторов определяется сигналом, поступающим на затвор седьмого 21 входного полевого транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной x2-x1 с пороговым уровнем тока 1,5I0. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах диапазона изменения тока 0,5I0. При положительной разности сигналов (x2-x1)-1,5 ток второго 23 источника опорного тока через сток седьмого 21 входного полевого транзистора реализует второе слагаемое выражения (1) и в виде сигнала тока подается на вход второго 13 токового зеркала. Сигналы со стоков пятого 18 и седьмого 21 входных полевых транзисторов суммируются с сигналом второго 30 дополнительного выхода четвертого 16 токового зеркала и подаются на вход второго 13 токового зеркала, где преобразуются в равный им втекающий ток и передаются на выход 3 устройства.The input variable "x 2 " in the form of an incoming current signal is fed to the second 2 input of the device and then to the output of the third 14 current mirror. The output signal from the output of the third 14 current mirror is fed to the input of the first 10 current mirror. The input variable "x 1 " in the form of an incoming current signal is fed to the first 1 input of the device and then to the input of the fourth 16 current mirror. The output signal from the output 17 of the fourth 16 current mirror is subtracted from the signal of the additional 28 output of the first 10 current mirror, and also from the final signal, the signal of 0.5 quantum of current I0 of the third 24 reference current source is subtracted and then enters the combined sources of the first 4 and third 7 input field-effect transistors, and is also fed to the gate of the fifth 18 input field-effect transistor. The operating modes of the first 4 and third 7 input transistors are set by the voltage values of the first 6 and second 9 bias voltage sources. The fifth 18 and sixth 19 input field-effect transistors form a differential stage (DC), the switching of the drain currents of these transistors is determined by the signal supplied to the gate of the fifth 18 input field-effect transistor. DC in this case performs the functions of a threshold element, comparing the variable x 2 -x 1 with the threshold current level 0.5I 0 . The choice of such a threshold level ensures the independence of the results of signal conversion from conversion errors within the range of current variation 0.5I 0 . With a positive signal difference (x 2 -x 1 ) -0.5, the current of the first 20 reference current source through the drain of the fifth 18 input field-effect transistor in the form of a current quantum is fed to the second 13 current mirror, realizing the first term of expression (1). The output signal from the output 12 of the first 10 current mirror is subtracted from the signal of the threshold current level 1.5I 0 of the fourth 25 reference current source, compared with the output signal of the first 29 additional output of the fourth 16 current mirror and then goes to the combined sources of the second 5 and fourth 8 input field transistors, and is also fed to the gate of the seventh 21 input field-effect transistor. The operating modes of the second 5 and fourth 8 input transistors are set by the voltage values of the first 6 and second 9 bias voltage sources. The seventh 21 and eighth 22 input field-effect transistors form the DC, the switching of the drain currents of these transistors is determined by the signal supplied to the gate of the seventh 21 input field-effect transistor. DC in this case performs the functions of a threshold element, comparing the variable x 2 -x 1 with the threshold current level 1.5I 0 . The choice of such a threshold level ensures the independence of the results of signal conversion from conversion errors within the range of current variation 0.5I 0 . With a positive signal difference (x 2 -x 1 ) -1.5, the current of the second 23 reference current source through the drain of the seventh 21 input field-effect transistor realizes the second term of expression (1) and is fed to the input of the second 13 current mirror as a current signal. The signals from the sinks of the fifth 18 and seventh 21 input field-effect transistors are summed with the signal of the second 30 additional output of the fourth 16 current mirror and fed to the input of the second 13 current mirror, where they are converted into an equal current flowing and transmitted to the output 3 of the device.

В схеме на фиг. 3 двухполюсник 31 служит для обнаружения наличия кванта тока в выходной цепи в процессе экспериментальных исследований.In the circuit in FIG. 3 bipolar 31 serves to detect the presence of a current quantum in the output circuit in the course of experimental research.

Показанные на фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.Shown in FIG. 4, the simulation results confirm the specified properties of the claimed circuit.

Таким образом, рассмотренное схемотехническое решение токового порогового троичного элемента является необходимым компонентом функционально полных базисов, характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.Thus, the considered circuit design of the current threshold ternary element is a necessary component of functionally complete bases, characterized by a multivalued state of internal signals and signals at its current inputs and outputs, which can be used as the basis for computing and control devices using multivalued linear algebra, a particular case of which is a Boolean algebra.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Патент US 5.155.387, 1992 г.1. Patent US 5.155.387, 1992

2. Патентная заявка US 2007/0018694, 2007 г.2. Patent application US 2007/0018694, 2007

3. Патент US 6.566.912, 2003 г.3. Patent US 6.566.912, 2003

4. Патент US 6.414.519, 2002 г.4. Patent US 6.414.519, 2002

5. Патент US 6.700.413, 2004 г.5. Patent US 6.700.413, 2004

6. Патентная заявка US 2004/0263210, 2004 г.6. Patent application US 2004/0263210, 2004

7. Патент US 4.713.790, 1987 г.7. Patent US 4.713.790, 1987

8. Патент SU 1621164, 1991 г.8. Patent SU 1621164, 1991

9. Патент US 6.573.758, 2003 г.9. Patent US 6.573.758, 2003

10. Патент US 5.742.154, 1998 г.10. Patent US 5.742.154, 1998

11. Патент US 6.680.625, 2004 г.11. Patent US 6.680.625, 2004

12. Патент US 5.608.741, 1997 г.12. Patent US 5.608.741, 1997

13. Патент US 4.185.210, fig. 2, 1980 г.13. Patent US 4.185.210, fig. 2, 1980

14. Патент US 3.040.192, fig. 1. 1962 г.14. US patent 3.040.192, fig. 1.1962

15. Патент RU 2701108, 2019 г.15. Patent RU 2701108, 2019

16. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С.84-93.16. Malyugin VD Implementation of Boolean functions by arithmetic polynomials // Automation and telemechanics, 1982. No. 4. S.84-93.

17. Butyrlagin N.V., Chernov N.I., Prokopenko N.N., Yugai V.Ya. Design of Two-Valued and Multivalued Current Digital Adders Based on the Mathematical Tool of Linear Algebra. 2018 IEEE East-West Design & Test Symposium (EWDTS). Kazan, 2018. pp. 384-389. DOI:10.1109/EWDTS.2018.852485517. Butyrlagin N.V., Chernov N.I., Prokopenko N.N., Yugai V.Ya. Design of Two-Valued and Multivalued Current Digital Adders Based on the Mathematical Tool of Linear Algebra. 2018 IEEE East-West Design & Test Symposium (EWDTS). Kazan, 2018. pp. 384-389. DOI: 10.1109 / EWDTS.2018.8524855

18. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001.- 147 с.18. Chernov N.I. Foundations of the theory of logical synthesis of digital structures over the field of real numbers // Monograph. - Taganrog: TRTU, 2001. - 147 p.

19. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог.- ТРТУ, 2004 г., 118 с.19. Chernov N.I. Linear synthesis of digital structures ASOIU "// Tutorial Taganrog.- TRTU, 2004, 118 p.

Claims (1)

Токовый пороговый троичный элемент, содержащий первый (1) и второй (2) входы устройства, выход (3) устройства, первый (4) и второй (5) входные полевые транзисторы с объединенными затворами, которые подключены к первому (6) источнику напряжения смещения, третий (7) и четвертый (8) входные полевые транзисторы другого типа проводимости с объединенными затворами, которые подключены ко второму (9) источнику напряжения смещения, истоки первого (4) и третьего (7) входных полевых транзисторов соединены друг с другом, истоки второго (5) и четвертого (8) входных полевых транзисторов подключены друг к другу, первое (10) токовое зеркало, согласованное с первой (11) шиной источника питания, содержащее выход (12), второе (13) токовое зеркало, согласованное с первой (11) шиной источника питания, выход которого подключен к выходу (3) устройства, третье (14) токовое зеркало, согласованное со второй (15) шиной источника питания, вход которого подключен ко второму (2) входу устройства, стоки первого (4) и второго (5) входных полевых транзисторов соединены со второй (15) шиной источника питания, четвертое (16) токовое зеркало, согласованное со второй (15) шиной источника питания, имеющее выход (17), пятый (18) и шестой (19) входные полевые транзисторы, истоки которых объединены и связаны со второй (15) шиной источника питания через первый (20) источник опорного тока, затвор пятого (18) входного полевого транзистора подключен к объединенным истокам первого (4) и третьего (7) входных полевых транзисторов и выходу (17) четвертого (16) токового зеркала, седьмой (21) и восьмой (22) входные полевые транзисторы, истоки которых объединены и связаны со второй (15) шиной источника питания через второй (23) источник опорного тока, затвор седьмого (21) входного полевого транзистора подключен к объединенным истокам второго (5) и четвертого (8) входных полевых транзисторов, а также к выходу (12) первого (10) токового зеркала, сток седьмого (21) входного полевого транзистора подключен ко входу второго (13) токового зеркала, стоки третьего (7), четвертого (8) и восьмого (22) входных полевых транзисторов подключены к первой (11) шине источника питания, третий (24) источник опорного тока, четвертый (25) источник опорного тока, включенный между второй (15) шиной источника тока и выходом (12) первого (10) токового зеркала, третий (26) источник напряжения смещения подключен к затвору шестого (19) входного полевого транзистора, четвертый (27) источник напряжения смещения подключен к затвору восьмого (22) входного полевого транзистора, отличающийся тем, что первое (10) токовое зеркало снабжено дополнительным выходом (28), четвертое (16) токовое зеркало содержит первый (29) и второй (30) дополнительные выходы, выход третьего (14) токового зеркала подключен ко входу первого (10) токового зеркала, первый (1) вход устройства соединен со входом четвертого (16) токового зеркала, дополнительный (28) выход первого (10) токового зеркала подключен к выходу (17) четвертого (16) токового зеркала и связан со второй (15) шиной источника питания через третий (24) источник опорного тока, первый (29) дополнительный выход четвертого (16) токового зеркала соединен с затвором седьмого (21) входного полевого транзистора, второй (30) дополнительный выход четвертого (16) токового зеркала подключен ко входу второго (13) токового зеркала и соединен со стоком пятого (18) входного полевого транзистора, сток шестого (19) входного полевого транзистора согласован с первой (11) шиной источника питания.Current threshold ternary element containing the first (1) and second (2) device inputs, device output (3), first (4) and second (5) input field-effect transistors with combined gates, which are connected to the first (6) bias voltage source , the third (7) and fourth (8) input field-effect transistors of a different type of conductivity with combined gates, which are connected to the second (9) bias voltage source, the sources of the first (4) and third (7) input field-effect transistors are connected to each other, the sources the second (5) and fourth (8) input field-effect transistors are connected to each other, the first (10) current mirror matched with the first (11) power supply bus, containing the output (12), the second (13) current mirror matched with the first (11) by the bus of the power supply, the output of which is connected to the output (3) of the device, the third (14) current mirror, matched with the second (15) bus of the power supply, the input of which is connected to the second (2) input of the device, the drains of the first (4)and the second (5) input field-effect transistors are connected to the second (15) bus of the power supply, the fourth (16) current mirror, matched with the second (15) bus of the power supply, having an output (17), the fifth (18) and sixth (19) input field-effect transistors, the sources of which are combined and connected to the second (15) power supply bus through the first (20) reference current source, the gate of the fifth (18) input field-effect transistor is connected to the combined sources of the first (4) and third (7) input field-effect transistors and the output (17) of the fourth (16) current mirror, the seventh (21) and eighth (22) input field-effect transistors, the sources of which are combined and connected to the second (15) bus of the power supply through the second (23) reference current source, the gate of the seventh ( 21) input field-effect transistor is connected to the combined sources of the second (5) and fourth (8) input field-effect transistors, as well as to the output (12) of the first (10) current mirror, the drain of the seventh (21) input field-effect transistor is connected to the input of the second o (13) current mirror, drains of the third (7), fourth (8) and eighth (22) input field-effect transistors are connected to the first (11) bus of the power source, the third (24) source of the reference current, the fourth (25) source of the reference current connected between the second (15) bus of the current source and the output (12) of the first (10) current mirror, the third (26) bias voltage source is connected to the gate of the sixth (19) input field-effect transistor, the fourth (27) bias voltage source is connected to the gate the eighth (22) input field-effect transistor, characterized in that the first (10) current mirror is equipped with an additional output (28), the fourth (16) current mirror contains the first (29) and second (30) additional outputs, the output of the third (14) current the mirror is connected to the input of the first (10) current mirror, the first (1) input of the device is connected to the input of the fourth (16) current mirror, an additional (28) output of the first (10) current mirror is connected to the output (17) of the fourth (16) current mirror and st is connected to the second (15) bus of the power supply through the third (24) source of the reference current, the first (29) additional output of the fourth (16) current mirror is connected to the gate of the seventh (21) input field-effect transistor, the second (30) additional output of the fourth (16) ) of the current mirror is connected to the input of the second (13) current mirror and is connected to the drain of the fifth (18) input field-effect transistor, the drain of the sixth (19) input field-effect transistor is matched with the first (11) bus of the power source.
RU2020109465A 2020-03-04 2020-03-04 Current threshold ternary element RU2729887C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2020109465A RU2729887C1 (en) 2020-03-04 2020-03-04 Current threshold ternary element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2020109465A RU2729887C1 (en) 2020-03-04 2020-03-04 Current threshold ternary element

Publications (1)

Publication Number Publication Date
RU2729887C1 true RU2729887C1 (en) 2020-08-13

Family

ID=72086226

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020109465A RU2729887C1 (en) 2020-03-04 2020-03-04 Current threshold ternary element

Country Status (1)

Country Link
RU (1) RU2729887C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2786945C1 (en) * 2022-07-17 2022-12-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current threshold element “modular three subtractor”

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2394366C1 (en) * 2009-05-28 2010-07-10 Сергей Петрович Маслов Threshold element of ternary logic and devices on its basis
US20100321061A1 (en) * 2008-02-13 2010-12-23 Arizona Board Of Regents For And On Behalf Of Ariz Ona State University Threshold logic element having low leakage power and high performance
RU2618901C1 (en) * 2016-06-17 2017-05-11 Сергей Петрович Маслов Threshold element of the ternary logic on current mirrors
RU2693590C1 (en) * 2018-12-20 2019-07-03 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current threshold logic element of reverse cyclic shift

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100321061A1 (en) * 2008-02-13 2010-12-23 Arizona Board Of Regents For And On Behalf Of Ariz Ona State University Threshold logic element having low leakage power and high performance
RU2394366C1 (en) * 2009-05-28 2010-07-10 Сергей Петрович Маслов Threshold element of ternary logic and devices on its basis
RU2618901C1 (en) * 2016-06-17 2017-05-11 Сергей Петрович Маслов Threshold element of the ternary logic on current mirrors
RU2693590C1 (en) * 2018-12-20 2019-07-03 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current threshold logic element of reverse cyclic shift

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2786945C1 (en) * 2022-07-17 2022-12-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Current threshold element “modular three subtractor”

Similar Documents

Publication Publication Date Title
RU2615069C1 (en) Rs-trigger
GB2197558A (en) Level translation circuit
RU2549142C1 (en) Logic element for equality comparison of two multi-value variables
RU2712412C1 (en) Current threshold logic element "equivalence"
RU2553071C1 (en) Multi-valued logical gate of reverse end-around shift
RU2729887C1 (en) Current threshold ternary element
RU2506696C1 (en) Majority decision element with multidigit internal signal presentation
RU2506695C1 (en) "exclusive or" logic element with multidigit internal signal presentation
RU2547233C1 (en) Logical element of loose comparison for inequality of two multivalued variables
RU2547225C1 (en) Multidigit logical element of cyclic shift
RU2702979C1 (en) High-voltage voltage level converter
RU2679186C1 (en) Voltage level converter
RU2693590C1 (en) Current threshold logic element of reverse cyclic shift
RU2554557C1 (en) Multiple-valued logical element of reverse cyclic shift
RU2701108C1 (en) Current threshold logical element "nonequivalent"
RU2723672C1 (en) Current threshold parallel ternary comparator
RU2727145C1 (en) Current threshold ternary element “minimum”
RU2604682C1 (en) Rs flip-flop
RU2776031C1 (en) Current threshold element of left cyclic shift
RU2546078C1 (en) MULTIVALUED MODULUS k ADDER
RU2725149C1 (en) Right cyclic shift current threshold element
RU2546085C1 (en) LOGICAL COMPARISON ELEMENT OF k-DIGIT VARIABLE WITH THRESHOLD VALUE
RU2725165C1 (en) Current threshold element "modulo three adder"
RU2504074C1 (en) Single-bit full adder with multidigit internal signal notation
RU2568385C1 (en) k-VALUE LOGIC ELEMENT "MAXIMUM"