RU2760206C1 - Trigger logic element is not/or/and/or-not/and-not - Google Patents

Trigger logic element is not/or/and/or-not/and-not Download PDF

Info

Publication number
RU2760206C1
RU2760206C1 RU2021108689A RU2021108689A RU2760206C1 RU 2760206 C1 RU2760206 C1 RU 2760206C1 RU 2021108689 A RU2021108689 A RU 2021108689A RU 2021108689 A RU2021108689 A RU 2021108689A RU 2760206 C1 RU2760206 C1 RU 2760206C1
Authority
RU
Russia
Prior art keywords
transistor
resistor
additional
terminal
transistors
Prior art date
Application number
RU2021108689A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет»
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет»
Priority to RU2021108689A priority Critical patent/RU2760206C1/en
Application granted granted Critical
Publication of RU2760206C1 publication Critical patent/RU2760206C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: automation; industrial electronics.
SUBSTANCE: invention relates to digital circuit engineering, automation and industrial electronics. In particular, it can be used in computer technology blocks built on logic elements. For this purpose, a scheme of a trigger logic element NOT/OR/AND/OR-NOT/AND-NOT with corresponding elements and connections is proposed.
EFFECT: increase in the load capacity of the trigger logic element NOT/OR/AND/OR-NOT/AND-NOT.
1 cl, 3 dwg

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuitry, automation and industrial electronics. It, in particular, can be used in blocks of computing technology, built on logical elements.

Известен логический элемент ИЛИ/ИЛИ-НЕ [Гольденберг Л.М. Импульсные устройства. - М.: Радио и связь, 1981, стр. 54, рис. 2.29, б], содержащий семь транзисторов, два диода, восемь резисторов и источник питающего постоянного напряжения. Схема логического элемента имеет два выхода, один из них соответствует реализации логической операции ИЛИ, другой - логической операции ИЛИ-НЕ.Known logical element OR / OR-NOT [Goldenberg L.M. Impulse devices. - M .: Radio and communication, 1981, p. 54, fig. 2.29, b], containing seven transistors, two diodes, eight resistors and a DC voltage supply. The logic gate circuit has two outputs, one of them corresponds to the implementation of the logical OR operation, the other - the logical OR-NOT operation.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного из имеющихся транзисторов формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это бы привело к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению нагрузочной способности.Its disadvantage is that it has a low load capacity. The electric current of only one of the available transistors forms the electric current of the external load. If it was possible to increase the number of transistors that form the load current, then this would lead to an increase in the maximum electric current of the external load of the logic element and, as a result, to an increase in the load capacity.

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа логический элемент ИЛИ/ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектроники. - М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения.The closest in technical essence and the achieved result is the logical element OR / OR-NOT selected as a prototype [Manaev E.I. Fundamentals of radio electronics. - M .: Radio and communication, 1985, p. 342, fig. 14.23], containing six transistors, five resistors and two constant voltage sources.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.Its disadvantage lies in its low load capacity. The electric current of only one of the six transistors generates an external load current. If it was possible to increase the number of transistors that form the electric current of the external load, then this would lead to an increase in the maximum electric current of the load of the logic element and, as a result, to an increase in the load capacity.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ.The problem to be solved by the invention is to increase the load capacity of the trigger logic element NOT / OR / AND / OR-NOT / AND-NOT.

Это достигается тем, что в триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ, содержащем источник питающего постоянного напряжения, минусовой вывод которого соединён с общей шиной и заземлён, параллельно включённые первый и второй n-p-n транзисторы, выводы баз которых образуют два входа логического элемента относительно «земли» для реализации логических операций ИЛИ и ИЛИ-НЕ, первый резистор, включённый между общей шиной и общим выводом эмиттеров первого и второго транзисторов, последовательно соединённые второй резистор и третий n-p-n транзистор, свободный вывод второго резистора подключён к выходу (плюсовой вывод) источника питающего постоянного напряжения, а общий вывод этого второго резистора и коллектора третьего транзистора подсоединён к общему выводу коллекторов первого и второго транзисторов, третий резистор, подключённый к эмиттеру четвёртого n-p-n транзистора, четвёртый резистор, подключённый к базе пятого n-p-n транзистора, пятый резистор, один из выводов которого соединён с общей шиной, также имеется шестой тоже n-p-n транзистор,изменено включение элементов, введены четыре дополнительных транзистора и восемь дополнительных резисторов, первый дополнительный резистор включён между выходом источника питания и базой первого дополнительного n-p-n транзистора, этот последний транзистор является двухэмиттерным и выводы его эмиттеров образуют относительно «земли» первый и второй входы для реализации логических операций И и И-НЕ, коллектор первого дополнительного транзистора подсоединён к базе второго дополнительного n-p-n транзистора, коллектор которого подключён к общему выводу коллекторов первого, второго, третьего транзисторов и второго резистора, второй дополнительный резистор включён между эмиттером второго дополнительного транзистора и «землёй», третий дополнительный резистор включён между эмиттером третьего транзистора и коллектором пятого транзистора, общий вывод этого дополнительного резистора и коллектора пятого транзистора образует относительно общей шины первый выход логического элемента, последовательно между собой включены четвёртый дополнительный резистор, третий дополнительный (p-n-p) транзистор и пятый дополнительный резистор, свободный вывод четвёртого дополнительного резистора подключён к общему выводу второго, первого дополнительного резисторов и плюсового вывода источника питающего постоянного напряжения, база третьего дополнительного транзистора подсоединена к общему выводу второго резистора и коллекторов первого, второго, третьего и второго дополнительного транзисторов, общий вывод коллектора третьего дополнительного транзистора и пятого дополнительного резистора соединён с базой третьего транзистора, а свободный вывод последнего пятого резистора - с общим выводом третьего дополнительного резистора, коллектора пятого транзистора и вывода первого выхода логического элемента, последовательно между собой включены четвёртый дополнительный (p-n-p) транзистор и шестой дополнительный резистор, эмиттер четвёртого дополнительного транзистора подключён к общему выводу четвёртого дополнительного резистора и эмиттера третьего дополнительного транзистора, общий вывод коллектора четвёртого дополнительного транзистора и шестого дополнительного резистора подсоединён к базе четвёртого транзистора, свободный вывод шестого дополнительного резистора подключён к свободному выводу четвёртого резистора и их общий вывод соединён со свободным выводом третьего резистора, общий вывод последних трёх резисторов и коллектора шестого транзистора образует относительно общей шины второй выход логического элемента, седьмой дополнительный резистор включён между плюсовым выводом источника питающего постоянного напряжения и свободным выводом пятого резистора, общий вывод пятого и дополнительного седьмого резисторов подключён и к базе четвёртого дополнительного, и к коллектору четвёртого транзисторов, между базой шестого транзистора и общим выводом третьего, пятого дополнительных резисторов, коллектора пятого транзистора и вывода первого выхода включён восьмой дополнительный резистор, эмиттер шестого транзистора соединён с общей шиной.This is achieved by the fact that in the trigger logic gate NOT / OR / AND / OR-NOT / AND-NOT, containing a source of DC voltage, the negative terminal of which is connected to the common bus and grounded, the first and second npn transistors are connected in parallel, the base outputs of which form two inputs of a logic element relative to "ground" for the implementation of logical operations OR and OR-NOT, the first resistor connected between the common bus and the common terminal of the emitters of the first and second transistors, the second resistor and the third npn transistor connected in series, the free terminal of the second resistor is connected to the output (positive terminal) of the supply constant voltage, and the common terminal of this second resistor and the collector of the third transistor is connected to the common terminal of the collectors of the first and second transistors, the third resistor is connected to the emitter of the fourth npn transistor, the fourth resistor is connected to the base of the fifth npn transistor, the fifth resistor, one of the terminals of which is connected to the common bus, there is also a sixth npn transistor, too, the inclusion of elements is changed, four additional transistors and eight additional resistors are introduced, the first additional resistor is connected between the output of the power supply and the base of the first additional npn transistor, this last transistor is a two-emitter one and the outputs of its emitters form relative to ground »The first and second inputs for the implementation of logical operations AND and AND-NOT, the collector of the first additional transistor is connected to the base of the second additional NPN transistor, the collector of which is connected to the common terminal of the collectors of the first, second, third transistors and the second resistor, the second additional resistor is connected between the emitter the second additional transistor and "ground", the third additional resistor is connected between the emitter of the third transistor and the collector of the fifth transistor, the common terminal of this additional resistor and the collector of the fifth transistor forms the first the output of the logic element, the fourth additional resistor, the third additional ( pnp ) transistor and the fifth additional resistor are connected in series with each other, the free terminal of the fourth additional resistor is connected to the common terminal of the second, first additional resistors and the positive terminal of the supply constant voltage, the base of the third additional transistor is connected to the common terminal of the second resistor and the collectors of the first, second, third and second additional transistors, the common terminal of the collector of the third additional transistor and the fifth additional resistor is connected to the base of the third transistor, and the free terminal of the last fifth resistor is connected to the common terminal of the third additional resistor, the collector of the fifth transistor and the output of the first output of the logic element, the fourth additional ( pnp ) transistor and the sixth additional resistor, the emitter of the fourth additional transistor are connected in series a is connected to the common terminal of the fourth additional resistor and the emitter of the third additional transistor, the common terminal of the collector of the fourth additional transistor and the sixth additional resistor is connected to the base of the fourth transistor, the free terminal of the sixth additional resistor is connected to the free terminal of the fourth resistor and their common terminal is connected to the free terminal of the third resistor, the common terminal of the last three resistors and the collector of the sixth transistor forms the second output of the logic element relative to the common bus, the seventh additional resistor is connected between the positive terminal of the DC voltage supply and the free terminal of the fifth resistor, the common terminal of the fifth and additional seventh resistors is also connected to the base of the fourth additional , and to the collector of the fourth transistors, between the base of the sixth transistor and the common terminal of the third, fifth additional resistors, the collector of the fifth transistor and the output of the first output turn on the eighth additional resistor, the emitter of the sixth transistor is connected to the common bus.

Сущность изобретения поясняется схемой триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ (фиг. 1), таблицей истинности для логических операций ИЛИ и ИЛИ-НЕ (фиг. 2) и таблицей истинности для логических операций И и И-НЕ (фиг. 3).The essence of the invention is illustrated by a circuit of a trigger logic element NOT / OR / AND / OR-NOT / AND-NOT (Fig. 1), a truth table for logical operations OR and OR-NOT (Fig. 2) and a truth table for logical operations AND and AND -NO (fig. 3).

В триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ общая шина (минусовая вывод) источника 1 питающего постоянного напряжения заземлена. Параллельно включены два n-p-n транзистора 2 и 3. Между общим выводом эмиттеров этих двух транзисторов и «землёй» включён резистор 4. Выводы баз транзисторов 2 и 3 образуют относительно «земли» два входа x 1 и x 2 логического элемента для реализации логических операции ИЛИ и ИЛИ-НЕ. Резистор 5 включён между выходом источника 1 питания и базой n-p-n транзистора 6. Этот транзистор является двухэмиттерным и выводы его эмиттеров Х 1 и Х 2 образуют относительно «земли» первый и второй входы логического элемента для реализации логических операций И и И-НЕ. Последовательно между собой включены n-p-n транзистор 7 и резистор 8. Коллектортранзистора 7 подсоединён к общему выводу коллекторов транзисторов 2 и 3, а база к коллектору транзистора 6. Свободный вывод резистора 8 заземлён.In the trigger logic gate NOT / OR / AND / OR-NOT / AND-NOT, the common bus (negative terminal) of the source 1 of the supply DC voltage is grounded. Two npn transistors 2 and 3 are connected in parallel. Resistor 4 is connected between the common terminal of the emitters of these two transistors and the "ground" 4. The outputs of the bases of transistors 2 and 3 form two inputs x 1 and x 2 of the logic element relative to the "ground" to implement the logical operation OR and OR NO. Resistor 5 is connected between the output of the power supply 1 and the base of the npn transistor 6. This transistor is a two-emitter one and the outputs of its emitters X 1 and X 2 form the first and second inputs of the logic element relative to the “ground” for implementing logical AND and AND-NOT operations. The npn transistor 7 and the resistor 8 are connected in series with each other. The collector of the transistor 7 is connected to the common terminal of the collectors of transistors 2 and 3, and the base to the collector of the transistor 6. The free terminal of the resistor 8 is grounded.

Последовательно включены резистор 9, n-p-n транзистор 10, резистор 11 и n-p-n транзистор 12. Свободный вывод резистора 9 подсоединён к общему выводу резистора 5 и выхода (плюсовой вывод) источника 1 питающего постоянного напряжения. Общий вывод этого резистора и коллектора транзистора 10 подключён к общему выводу коллекторов транзисторов 2, 3 и 7. Общий вывод резистора 11 и коллектора транзистора 12 образует первый выход

Figure 00000001
логического элемента.Эмиттер транзистора 12 заземлён. Последовательно между собой включены резистор 13, p-n-p транзистор 14 и резистор 15. Свободный вывод резистора 13 подсоединён к общему выводу резисторов 5, 9 и выхода источника 1. База транзистора 14 подключена к общему выводу резистора 9 и коллекторов транзисторов 2, 3, 7 и 10. Общий вывод коллектора транзистора 14 и резистора 15 соединён с базой транзистора 10, а свободный вывод резистора 15 - с общим выводом резистора 11, коллектора транзистора 12 и первого выхода
Figure 00000001
. Resistor 9, npn transistor 10, resistor 11 and npn transistor 12 are connected in series. The free terminal of resistor 9 is connected to the common terminal of resistor 5 and the output (positive terminal) of the supplying constant voltage source 1. The common terminal of this resistor and the collector of the transistor 10 is connected to the common terminal of the collectors of transistors 2, 3 and 7. The common terminal of the resistor 11 and the collector of the transistor 12 forms the first output
Figure 00000001
logic element. The emitter of the transistor 12 is grounded. Resistor 13, pnp transistor 14 and resistor 15 are connected in series with each other. Free terminal of resistor 13 is connected to the common terminal of resistors 5, 9 and the output of source 1. The base of transistor 14 is connected to the common terminal of resistor 9 and collectors of transistors 2, 3, 7 and 10 The common terminal of the collector of the transistor 14 and the resistor 15 is connected to the base of the transistor 10, and the free terminal of the resistor 15 is connected to the common terminal of the resistor 11, the collector of the transistor 12 and the first output
Figure 00000001
...

Последовательно включены p-n-p транзистор 16 и резистор 17. Эмиттер транзистора 16 подсоединён к общему выводу резистора 13 и эмиттера транзистора 14. Последовательно включены резистор 18,n-p-n транзистор 19, резистор 20 и n-p-n транзистор 21. Свободный вывод резистора 18 подсоединён к общему выводу резисторов 5. 9, 13 и выхода источника 1. Общий вывод этого резистора и коллектора транзистора 19 подключён к базе транзистора 16. База транзистора 19 соединена с общим выводом коллектора транзистора 16 и резистора 17, а общий вывод резистора 20 и коллектора транзистора 21 - со свободным выводом резистора 17. Эмиттер транзистора 21 заземлён. Общий вывод резисторов 17, 20 и коллектора транзистора 21 образует относительно «земли» второй выход

Figure 00000002
логического элемента.The pnp transistor 16 and the resistor 17 are connected in series. The emitter of the transistor 16 is connected to the common terminal of the resistor 13 and the emitter of the transistor 14. The resistor 18, the npn transistor 19, the resistor 20 and the npn transistor 21 are connected in series. The free terminal of the resistor 18 is connected to the common terminal of the resistors 5. 9, 13 and the output of the source 1. The common terminal of this resistor and the collector of the transistor 19 is connected to the base of the transistor 16. The base of the transistor 19 is connected to the common terminal of the collector of the transistor 16 and the resistor 17, and the common terminal of the resistor 20 and the collector of the transistor 21 is connected to the free terminal of the resistor 17. The emitter of the transistor 21 is grounded. The common terminal of the resistors 17, 20 and the collector of the transistor 21 forms a second output relative to the "ground"
Figure 00000002
logical element.

Резистор 22 включён между «землёй» и общим выводом базы транзистора 16, резистора 18 и коллектора транзистора 19; резистор 23 - между базой транзистора 12 и общим выводом резистора 17, резистора 20 коллектора транзистора 21 и выхода

Figure 00000002
; резистор 24 - между базой транзистора 21 и общим выводом резистора 11, резистора 15, коллектора транзистора 12 и выхода
Figure 00000001
.Resistor 22 is connected between ground and the common terminal of the base of transistor 16, resistor 18 and collector of transistor 19; resistor 23 - between the base of the transistor 12 and the common terminal of the resistor 17, the collector resistor 20 of the transistor 21 and the output
Figure 00000002
; resistor 24 - between the base of transistor 21 and the common terminal of resistor 11, resistor 15, collector of transistor 12 and output
Figure 00000001
...

На фиг. 1 часть схемы на транзисторах 10, 14 и резисторах 9, 11, 13 и 15 является первым триггером на транзисторах противоположного типа проводимости. Часть схемы на транзисторах 16, 19 является вторым таким триггером. Резистор 13 входит и в первый, и во второй триггеры на транзисторах противоположного типа проводимости, и его можно называть общеэмиттерным резистором.FIG. 1 part of the circuit on transistors 10, 14 and resistors 9, 11, 13 and 15 is the first trigger on transistors of the opposite conductivity type. Part of the circuit on transistors 16, 19 is the second such trigger. Resistor 13 is included in both the first and second flip-flops on transistors of the opposite conductivity type, and it can be called a common emitter resistor.

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или в районе ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт).Trigger logic gate NOT / OR / AND / OR-NOT / AND-NOT works as follows. Digital electronics use low and high electrical input and output signals. Low level - the logical zero level corresponds to the voltage values in the region of zero or in the region closer to zero, high level - the logical one level corresponds to the voltage values in the region of units of volts (often in the region of four volts).

Триггер на транзисторах 10, 14 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состояния оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 9 и 15 нулевые значения напряжения. Они прикладываются к базам транзисторов 10, 14, меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 10 и 14 открыты, их электрические токи создают напряжения в том числе на резисторах 9 и 15 больше по абсолютной величине и по значениям пороговых напряжений транзисторов и поддерживают транзисторы 10, 14 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера. Точно так же работает второй триггер на транзисторах 16 и 19 противоположного типа проводимости.A flip-flop on transistors 10, 14 of the opposite type of conductivity has two states of equilibrium. In the first (conditionally) state, both transistors are closed and do not conduct electric current. Then, including on resistors 9 and 15, zero voltage values. They are applied to the bases of transistors 10, 14, less than the threshold voltages of these transistors in absolute value and, as a result, keep these transistors in a closed state. In the second (conditionally) state, the transistors 10 and 14 are open, their electric currents create voltages, including across the resistors 9 and 15, more in absolute value and in terms of the values of the threshold voltages of the transistors and keep the transistors 10, 14 in the open state. A trigger on transistors of the opposite conductivity type, like other common triggers, goes from the first state to the second and vice versa when the control input voltages in their values exceed the voltage values of the corresponding trigger thresholds. The second flip-flop works in the same way on transistors 16 and 19 of the opposite type of conductivity.

Для пояснения работы логического элемента вначале используем таблицу истинности для логических операцией ИЛИ и ИЛИ-НЕ (фиг. 2) при Х 1 =Х 2 =0, где х 1 , х 2 , Х 1 , Х 2 - условное отображение входных сигналов,

Figure 00000001
,
Figure 00000002
- условное отображение сигналов относительно «земли» на первом и втором выходах логического элемента и N - номер строки по порядку. Для упомянутых логических операций ИЛИ и ИЛИ-НЕ первый выход является инвертирующим
Figure 00000003
, а второй выход - инвертирующим
Figure 00000004
. При Х 1 =Х 2 =0 оба базо-эмиттерных перехода транзистора 6 являются открытыми и проводят электрический ток. Падение напряжения на этих переходах является весьма малым, как на открытых диодах. Базо-коллекторный переход транзистора 6 тоже открыт и по той же причине на нём малое падение напряжения. Тогда малыми являются напряжение на базе транзистора 7 и сила тока коллектора этого транзистора. От этого тока мало напряжение на резисторе 9, и оно не влияет на состояние триггера на транзисторах противоположного типа проводимости 10, 14. В соответствии с первой строкой таблицы истинности (фиг. 2) на оба входа x 1 и x 2 логического элемента поступают напряжения уровня логического нуля и в худшем случае состояние транзисторов 2 и 3 в районе их пороговых напряжений. Тогда значение силы электрического тока через резистор 9 весьма мало, малым является значение напряжения на этом резисторе, меньше напряжения порога срабатывания триггера, не влияет на состояние триггера на транзисторах 10 и 14 противоположного типа проводимости и не может его перевести во второе состояние. За счёт делителя на резисторах 18, 22 напряжение по абсолютной величине на базе транзистора 16 должно быть больше напряжения порога срабатывания второго триггера на транзисторах противоположного типа проводимости 16, 19 и этот триггер во втором состоянии. За счёт электрического тока транзисторов этого триггера на втором выходе
Figure 00000002
логического элемента высокий уровень напряжения - уровень логической единицы. Эмиттерный ток транзистора 16 создаёт на резисторе 13 падение напряжения, которое плюсом приложено через резистор 9 к базе p-n-p транзистора 14, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на транзисторах 10, 14. Нулевое значение силы электрического тока первого триггера на транзисторах противоположного типа проводимости создаёт на первом
Figure 00000001
выходе логического элемента напряжение уровня логического нуля (фиг. 2).To explain the operation of a logical element, we first use the truth table for logical operations OR and OR-NOT (Fig. 2) with X 1 = X 2 = 0 , where x 1 , x 2 , X 1 , X 2 is a conditional display of input signals,
Figure 00000001
,
Figure 00000002
- conditional display of signals relative to "ground" at the first and second outputs of the logic element and N - line number in order. For the mentioned logical operations OR and OR-NOT, the first output is inverting
Figure 00000003
and the second output is inverting
Figure 00000004
... When X 1 = X 2 = 0, both base-emitter junctions of the transistor 6 are open and conduct electric current. The voltage drop across these junctions is very small, as with open diodes. The base-collector junction of the transistor 6 is also open and for the same reason there is a small voltage drop across it. Then the voltage at the base of the transistor 7 and the collector current of this transistor are small. From this current, there is little voltage across the resistor 9, and it does not affect the state of the trigger on transistors of the opposite conductivity type 10, 14. In accordance with the first line of the truth table (Fig. 2), level voltages are supplied to both inputs x 1 and x 2 of the logic element logical zero and, in the worst case, the state of transistors 2 and 3 in the region of their threshold voltages. Then the value of the electric current through the resistor 9 is very small, the value of the voltage across this resistor is small, less than the trigger threshold voltage, does not affect the state of the trigger on transistors 10 and 14 of the opposite conductivity type and cannot transfer it to the second state. Due to the divider on the resistors 18, 22, the voltage in absolute value at the base of the transistor 16 must be greater than the voltage of the second trigger threshold on transistors of the opposite conductivity type 16, 19, and this trigger is in the second state. Due to the electric current of the transistors of this trigger at the second output
Figure 00000002
logic element high voltage level - the level of the logical unit. The emitter current of the transistor 16 creates a voltage drop across the resistor 13, which is positively applied through the resistor 9 to the base of the pnp transistor 14, additionally contributes to its closed state and, accordingly, to the first state of the trigger on transistors 10, 14. Zero value of the electric current of the first trigger on transistors of the opposite type conductivity creates on the first
Figure 00000001
the output of the logic element is the voltage of the logic zero level (Fig. 2).

Со второго выхода

Figure 00000002
логического элемента напряжение уровня логической единицы приложено к резистору 23, которое поддерживает транзистор 12 в открытом состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная ёмкость (сумма выходной ёмкости логического элемента и входной ёмкости нагрузки). Малое сопротивление открытого транзистора 12 уменьшает постоянную времени разряда эквивалентной паразитной ёмкости, тем самым уменьшает время разряда этой ёмкости и в результате заметно не ухудшается быстродействие схемы из-за имеющихся паразитных ёмкостей. С первого выхода
Figure 00000001
напряжение уровня логического нуля приложено к резистору 24, поэтому состояние транзистора 21 в худшем случае в районе его порогового напряжения. Сила тока этого транзистора весьма мала и электрический ток транзисторов 16, 19 почти полностью замыкается на внешнюю нагрузку, подключённую ко второму выходу
Figure 00000002
.From the second exit
Figure 00000002
logic element voltage level of the logical unit is applied to the resistor 23, which keeps the transistor 12 in the open state. Then, through this transistor, the previously charged equivalent parasitic capacitance (the sum of the output capacitance of the logic element and the input capacitance of the load) is discharged. The low resistance of the open transistor 12 reduces the discharge time constant of the equivalent parasitic capacitance, thereby reducing the discharge time of this capacitance and, as a result, the speed of the circuit does not noticeably deteriorate due to the available parasitic capacitances. From the first exit
Figure 00000001
a logic-zero voltage is applied across the resistor 24, so the state of the transistor 21 is, in the worst case, in the region of its threshold voltage. The current strength of this transistor is very small and the electric current of the transistors 16, 19 is almost completely closed to an external load connected to the second output
Figure 00000002
...

В соответствии с 2-4 строками таблицы истинности (фиг. 2) на один из входов логического элемента или на оба входа x 1 , x 2 подаётся напряжение уровня логической единицы и сила электрического тока через резистор 9 от одного или двух транзисторов 2, 3 имеет повышенное значение. Соответственно повышенное значение напряжения на резисторе 9 с учётом наличия делителя на резисторах 18, 22 должно обеспечивать открытое состояние транзистора 14 и соответственно второе состояние триггера на транзисторах 10, 14. Электрические токи этих транзисторов создают на внешней нагрузке первого выхода

Figure 00000001
напряжение уровня логической единицы. Напряжение на резисторе 13 плюсом приложено к базе p-n-p транзистор 16 через резистор 18, а минусом - к эмиттеру этого транзистора. Это напряжение должно обеспечивать с учётом делителя на резисторах 18, 22 состояние транзистора 16 в районе порогового напряжения и в итоге первое состояние триггера на транзисторах 16, 19 противоположного типа проводимости. В результате на втором
Figure 00000002
выходе логического элемента имеется напряжение уровня логического нуля.In accordance with 2-4 lines of the truth table (Fig. 2), one of the inputs of the logic element or both inputs x 1 , x 2 is supplied with the voltage of the logical unit level and the electric current through the resistor 9 from one or two transistors 2, 3 has increased value. Accordingly, the increased value of the voltage across the resistor 9, taking into account the presence of a divider on the resistors 18, 22, should ensure the open state of the transistor 14 and, accordingly, the second state of the trigger on the transistors 10, 14. The electric currents of these transistors create the first output on the external load
Figure 00000001
logical unit level voltage. The voltage across the resistor 13 is applied by a plus to the base of the pnp transistor 16 through a resistor 18, and by a minus to the emitter of this transistor. This voltage should ensure, taking into account the divider on the resistors 18, 22, the state of the transistor 16 in the region of the threshold voltage and, as a result, the first state of the trigger on the transistors 16, 19 of the opposite type of conductivity. As a result, on the second
Figure 00000002
the output of the logic gate has a voltage of the logic zero level.

С первого выхода

Figure 00000001
логического элемента напряжение уровня логической единицы приложено к резистору 24 и поддерживает транзистор 21 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная ёмкость. Эта ёмкость зарядилась в предыдущий период, когда на втором выходе
Figure 00000002
значение напряжения равнялось уровню логической единицы. Со второго выхода
Figure 00000002
логического элемента напряжение уровня логического нуля через резистор 23 прикладывается к базе транзистора 12 и поддерживает его состояние в районе порогового напряжения, поэтому электрический ток транзисторов 10, 14 почти полностью замыкается на внешнюю нагрузку, подключенную к первому выходу
Figure 00000001
.From the first exit
Figure 00000001
logic element voltage level of the logical unit is applied to the resistor 24 and maintains the transistor 21 in the open state. Through it, the previously charged equivalent parasitic capacitance is discharged relatively quickly. This capacity was charged in the previous period, when on the second output
Figure 00000002
the voltage value was equal to the level of a logical unit. From the second exit
Figure 00000002
logic element, the voltage of the logic zero level through the resistor 23 is applied to the base of the transistor 12 and maintains its state in the region of the threshold voltage, therefore the electric current of the transistors 10, 14 is almost completely closed to the external load connected to the first output
Figure 00000001
...

Далее для пояснения работы логического элемента обратимся к таблице истинности для логических операций И и И-НЕ (фиг. 3) при x 1 =x 2 =0. Для таких операций, как и ранее, первый выход является неинвертирующим

Figure 00000003
, а второй выход - инвертирующим
Figure 00000004
. При x 1 =x 2 =0 состояние транзисторов 2 и 3 в районе их порогового напряжения, сила их коллекторных токов весьма мала, от этих токов на резисторе 9 напряжение является настолько малым, что не влияет на состояние триггера на транзисторах 10, 14 и не может перевести его во второе состояние. В соответствии с первыми тремя строками таблицы истинности на фиг. 3 на один или на оба входа Х 1 , Х 2 подаётся напряжение уровня логического нуля, тогда оба или один базо-эмиттерный переход транзистора 6 открыт и на нём малое значение напряжения, как на открытом диоде. Базо-коллекторный переход транзистора 6 тоже открыт и на нём малое падение напряжения. В результате состояние транзистора 7 в районе его порогового напряжения. Его малое значение силы тока создаёт на резисторе 9 малое напряжение, которое не влияет на состояние триггера на транзисторах 10, 14 и не может перевести его во второе состояние. Делитель напряжения на резисторах 18, 22 позволяет получить напряжение на базе транзистора 16 достаточное для обеспечения второго состояния триггера на транзисторах 16, 19. Электрические токи этих транзисторов обеспечивают на втором выходе
Figure 00000002
напряжение уровня логической единицы. Оно через резистор 23 поддерживает транзистор 12 в проводящем электрический ток состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная пазитная ёмкость. Как приведено выше малое сопротивление открытого транзистора 12 уменьшает постоянную времени разряда эквивалентной паразитной ёмкости, тем самым уменьшает время разряда этой ёмкости и в результате заметно не ухудшается быстродействие схемы из-за имеющихся паразитных ёмкостей.Further, to explain the operation of the logical element, let us turn to the truth table for logical operations AND and AND NOT (Fig. 3) when x 1 = x 2 = 0. For such operations, as before, the first output is non-inverting.
Figure 00000003
and the second output is inverting
Figure 00000004
... When x 1 = x 2 = 0, the state of transistors 2 and 3 in the region of their threshold voltage, the strength of their collector currents is very small, from these currents across the resistor 9, the voltage is so small that it does not affect the state of the trigger on transistors 10, 14 and not can transfer it to the second state. In accordance with the first three rows of the truth table in FIG. 3, a logic zero level voltage is applied to one or both inputs X 1 , X 2 , then both or one base-emitter junction of transistor 6 is open and there is a low voltage value on it, as on an open diode. The base-collector junction of the transistor 6 is also open and there is a small voltage drop across it. As a result, the state of the transistor 7 is in the region of its threshold voltage. Its low current value creates a low voltage across the resistor 9, which does not affect the state of the trigger on transistors 10, 14 and cannot transfer it to the second state. The voltage divider across the resistors 18, 22 allows you to obtain a voltage at the base of the transistor 16 sufficient to provide the second trigger state on the transistors 16, 19. The electric currents of these transistors are provided at the second output
Figure 00000002
logical unit level voltage. It through the resistor 23 maintains the transistor 12 in a conductive state. Then, through this transistor, the previously charged equivalent slot capacitance is discharged. As shown above, the low resistance of the on-off transistor 12 reduces the discharge time constant of the equivalent parasitic capacitance, thereby reducing the discharge time of this capacitance and, as a result, the circuit performance does not noticeably deteriorate due to the available parasitic capacitances.

Эмиттерный ток транзистора 16 создаёт на резисторе 13 падение напряжения, которое плюсом приложено через резистор 9 к базе p-n-p транзистора 14, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на транзисторах 10, 14. Нулевое значение силы электрического тока первого триггера на транзисторах противоположного типа проводимости создаёт на первом выходе

Figure 00000001
логического элемента напряжение уровня логического нуля. Оно приложено к резистору 24 и поддерживает транзистор 21 в худшем случае в районе его порогового напряжения. Сила тока этого транзистора весьма мала, и электрический ток транзисторов 16, 19 второго триггера почти полностью замыкается на внешнюю нагрузку, подключённую ко второму выходу
Figure 00000002
.The emitter current of the transistor 16 creates a voltage drop across the resistor 13, which is positively applied through the resistor 9 to the base of the pnp transistor 14, additionally contributes to its closed state and, accordingly, to the first state of the trigger on transistors 10, 14. Zero value of the electric current of the first trigger on transistors of the opposite type conductivity creates at the first output
Figure 00000001
logic element voltage level of logical zero. It is applied across the resistor 24 and supports the transistor 21 in the worst case around its threshold voltage. The current strength of this transistor is very small, and the electric current of the transistors 16, 19 of the second trigger is almost completely closed to an external load connected to the second output
Figure 00000002
...

В соответствии с четвёртой строкой таблицы истинности (фиг. 3) на оба входа логического элемента Х 1 , Х 2 подаётся напряжение уровня логической единицы. Базо-эмиттерные и базо-коллекторный p-n переходы транзистора 6 по-прежнему открыты и в результате на базе транзистора 7 имеется высокий уровень напряжения. В соответствии с этим повышенное значение силы электрического тока транзистора 7 создаёт на резисторе 9 повышенное значение напряжения, достаточное для обеспечения открытого состояния транзистора 14 с учётом делителя напряжения на резисторах 18, 22 и соответственно второе состояние первого триггера на транзисторах 10, 14. Электрические токи двух транзисторов этого триггера создают на внешней нагрузке первого выхода

Figure 00000001
напряжение уровня логической единицы. Напряжение на резисторе 13 плюсом приложено к базе p-n-p транзистора 16 через резистор 18, а минусом - к эмиттеру этого транзистора. Это напряжение с учётом делителя напряжения на резисторах 18, 22 должно обеспечить состояние транзистора 16 в районе его порогового напряжения и в итоге первое состояние второго триггера на транзисторах 16, 19 противоположного типа проводимости. В результате на втором выходе
Figure 00000002
логического элемента имеется напряжение уровня логического нуля.In accordance with the fourth line of the truth table (Fig. 3), the voltage of the logical unit level is applied to both inputs of the logic element X 1 , X 2. The base-emitter and base-collector pn junctions of the transistor 6 are still open and, as a result, there is a high voltage level at the base of the transistor 7. In accordance with this, the increased value of the electric current of the transistor 7 creates an increased voltage value across the resistor 9, sufficient to ensure the open state of the transistor 14, taking into account the voltage divider across the resistors 18, 22 and, accordingly, the second state of the first trigger on the transistors 10, 14. Electric currents of two transistors of this trigger are created on the external load of the first output
Figure 00000001
logical unit level voltage. The voltage across the resistor 13 is applied by a plus to the base of the pnp transistor 16 through a resistor 18, and by a minus to the emitter of this transistor. This voltage, taking into account the voltage divider across the resistors 18, 22, should ensure the state of the transistor 16 in the region of its threshold voltage and, as a result, the first state of the second trigger on transistors 16, 19 of the opposite type of conductivity. As a result, on the second output
Figure 00000002
logic element has a voltage level of logic zero.

С первого выхода

Figure 00000001
логического элемента напряжение уровня логической единицы приложено к резистору 24 и поддерживает транзистор 21 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная ёмкость и в результате в меньшей степени ухудшается быстродействие схемы из-за наличия названной паразитной ёмкости. Эквивалентная паразитная ёмкости зарядилась в предыдущий период, когда на втором выходе
Figure 00000002
значение напряжения равнялось уровню логической единице. Со второго выхода
Figure 00000002
логического элемента напряжение уровня логического нуля прикладывается к резистору 23 и поддерживает транзистор 12 в районе его порогового напряжения, поэтому электрический ток транзисторов 10, 14 почти полностью замыкается на внешнюю нагрузку, подключённую к первому выходу
Figure 00000001
логического элемента.From the first exit
Figure 00000001
logic element voltage level of the logical unit is applied to the resistor 24 and maintains the transistor 21 in the open state. Through it, the previously charged equivalent parasitic capacitance is relatively quickly discharged and, as a result, the speed of the circuit is deteriorated to a lesser extent due to the presence of the said parasitic capacitance. Equivalent parasitic capacitance was charged in the previous period, when at the second output
Figure 00000002
the voltage value was equal to the level of a logical unit. From the second exit
Figure 00000002
logic element, the voltage of the logical zero level is applied to the resistor 23 and supports the transistor 12 in the region of its threshold voltage, therefore the electric current of the transistors 10, 14 is almost completely closed to the external load connected to the first output
Figure 00000001
logical element.

Для выполнения логической операции НЕ следует выполнить условие Х 1 =Х 2 =0, вывод x 1 входа соединить с выводом x 2 , на их общий вывод подавать входные сигналы, а выходные сигналы снимать со второго выхода

Figure 00000002
логического элемента. При выполнении условия Х 1 =Х 2 =0 ранее уже обосновано, а именно в начале описания работы схемы логического элемента, что в этом случае транзистор 7 не влияет на работу последующей схемы логического элемента. Поступление на вход напряжения уровня логического нуля (х 1 =х 2 =0) соответствует первой строке таблицы истинности на фиг. 2 и на названном выходе
Figure 00000002
в этом случае напряжение уровня логической единицы
Figure 00000005
. Поступление на вход напряжения уровня логической единицы (х 1 =х 2 =1) соответствует четвёртой строке таблицы на фиг. 2 и на выходе
Figure 00000002
тогда напряжение уровня логического нуля
Figure 00000006
. Для обоих приведённых случаев выше уже приведена работа схемы логического элемента.To perform a logical operation, DO NOT fulfill the condition X 1 = X 2 = 0, connect the output x 1 of the input to the output x 2 , supply input signals to their common output, and remove the output signals from the second output
Figure 00000002
logical element. When the condition X 1 = X 2 = 0 is fulfilled, it was already justified earlier, namely at the beginning of the description of the operation of the logic element circuit, that in this case the transistor 7 does not affect the operation of the subsequent circuit of the logic element. The arrival at the input of the voltage level of a logical zero ( x 1 = x 2 = 0) corresponds to the first row of the truth table in Fig. 2 and at the named output
Figure 00000002
in this case, the voltage level of the logical unit
Figure 00000005
... The arrival at the input of the voltage of the level of a logical unit ( x 1 = x 2 = 1) corresponds to the fourth row of the table in Fig. 2 and at the exit
Figure 00000002
then the voltage of the logic zero level
Figure 00000006
... For both of the above cases, the operation of the logic element circuit has already been shown.

Имеется второй вариант реализации логической операции НЕ. Для этого следует выполнить условие х 1 =х 2 =0, вывод Х 1 , входа соединить с выводом Х 2 , на их общий вывод подавать входные сигналы, а выходные сигналы снимать со второго выхода

Figure 00000002
логического элемента. При выполнении условия х 1 =х 2 =0 уже обосновано, что транзисторы 2 и 3 не влияют на работу последующей схемы логического элемента. Поступление на вход напряжения уровня логического нуля (Х 1 =Х 2 =0) тоже соответствует первой строке таблицы истинности на фиг. 3, и на названном втором выходе
Figure 00000002
в этом случае напряжение уровня логической единицы
Figure 00000005
. Поступление на вход напряжения логической единицы (Х 1 =Х 2 =1) соответствует четвёртой строке таблицы на фиг. 3 и на выходе
Figure 00000002
тогда напряжение уровня логического нуля
Figure 00000006
. Для этих приведённых случаев выше уже приведена работа схема логического элемента.There is a second option for implementing the logical NOT operation. To do this, you must fulfill the condition x 1 = x 2 = 0, terminal X 1 , connect the input to terminal X 2 , supply input signals to their common terminal, and remove the output signals from the second output
Figure 00000002
logical element. When the condition x 1 = x 2 = 0 is met, it is already justified that transistors 2 and 3 do not affect the operation of the subsequent logic element circuit. The arrival at the input of the voltage level of a logical zero ( X 1 = X 2 = 0) also corresponds to the first row of the truth table in Fig. 3, and on the named second output
Figure 00000002
in this case, the voltage level of the logical unit
Figure 00000005
... The input voltage of a logical unit ( X 1 = X 2 = 1) corresponds to the fourth row of the table in Fig. 3 and at the exit
Figure 00000002
then the voltage of the logic zero level
Figure 00000006
... For these cases given above, the operation of the logic element circuit has already been given.

Таким образом, в триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ сила электрического тока внешней нагрузке по первому выходу

Figure 00000001
и по второму
Figure 00000002
почти равна сумме силы токов двух транзисторов (10, 14 и 16, 19), что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки по каждому из двух выходов формирует только один из имеющихся транзисторов.Thus, in the trigger logic gate NOT / OR / AND / OR-NOT / AND-NOT, the electric current strength of the external load at the first output
Figure 00000001
and on the second
Figure 00000002
almost equal to the sum of the currents of the two transistors (10, 14 and 16, 19), which increases the load capacity of this logic element. In the prototype, the electric load current through each of the two outputs forms only one of the available transistors.

Claims (1)

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединён с общей шиной и заземлён, параллельно включённые первый и второй n-p-n транзисторы, выводы баз которых образуют два входа логического элемента относительно «земли» для реализации логических операций ИЛИ и ИЛИ-НЕ, первый резистор, включённый между общей шиной и общим выводом эмиттеров первого и второго транзисторов, последовательно соединённые второй резистор и третий n-p-n транзистор, свободный вывод второго резистора подключён к выходу (плюсовой вывод) источника питающего постоянного напряжения, а общий вывод этого второго резистора и коллектора третьего транзистора подсоединён к общему выводу коллекторов первого и второго транзисторов, третий резистор, подключённый к эмиттеру четвёртого n-p-n транзистора, четвёртый резистор, подключённый к базе пятого n-p-n транзистора, пятый резистор, один из выводов которого соединён с общей шиной, также имеется шестой тоже n-p-n транзистор, отличающийся тем, что изменено включение элементов, введены четыре дополнительных транзистора и восемь дополнительных резисторов, первый дополнительный резистор включён между выходом источника питания и базой первого дополнительного n-p-n транзистора, этот последний транзистор является двухэмиттерным и выводы его эмиттеров образуют относительно «земли» первый и второй входы для реализации логических операций И и И-НЕ, коллектор первого дополнительного транзистора подсоединён к базе второго дополнительного n-p-n транзистора, коллектор которого подключён к общему выводу коллекторов первого, второго, третьего транзисторов и второго резистора, второй дополнительный резистор включён между эмиттером второго дополнительного транзистора и «землёй», третий дополнительный резистор включён между эмиттером третьего транзистора и коллектором пятого транзистора, общий вывод этого дополнительного резистора и коллектора пятого транзистора образует относительно общей шины первый выход логического элемента, последовательно между собой включены четвёртый дополнительный резистор, третий дополнительный (p-n-p) транзистор и пятый дополнительный резистор, свободный вывод четвёртого дополнительного резистора подключён к общему выводу второго, первого дополнительного резисторов и плюсового вывода источника питающего постоянного напряжения, база третьего дополнительного транзистора подсоединена к общему выводу второго резистора и коллекторов первого, второго, третьего и второго дополнительного транзисторов, общий вывод коллектора третьего дополнительного транзистора и пятого дополнительного резистора соединён с базой третьего транзистора, а свободный вывод последнего пятого резистора - с общим выводом третьего дополнительного резистора, коллектора пятого транзистора и вывода первого выхода логического элемента, последовательно между собой включены четвёртый дополнительный (p-n-p) транзистор и шестой дополнительный резистор, эмиттер четвёртого дополнительного транзистора подключён к общему выводу четвёртого дополнительного резистора и эмиттера третьего дополнительного транзистора, общий вывод коллектора четвёртого дополнительного транзистора и шестого дополнительного резистора подсоединён к базе четвёртого транзистора, свободный вывод шестого дополнительного резистора подключён к свободному выводу четвёртого резистора и их общий вывод соединён со свободным выводом третьего резистора, общий вывод последних трёх резисторов и коллектора шестого транзистора образует относительно общей шины второй выход логического элемента, седьмой дополнительный резистор включён между плюсовым выводом источника питающего постоянного напряжения и свободным выводом пятого резистора, общий вывод пятого и дополнительного седьмого резисторов подключён и к базе четвёртого дополнительного, и к коллектору четвёртого транзисторов, между базой шестого транзистора и общим выводом третьего, пятого дополнительных резисторов, коллектора пятого транзистора и вывода первого выхода включён восьмой дополнительный резистор, эмиттер шестого транзистора соединён с общей шиной.Trigger logic element NOT / OR / AND / OR-NOT / AND-NOT, containing a supply DC voltage, the negative terminal of which is connected to the common bus and grounded, the first and second npn transistors connected in parallel, the base outputs of which form two inputs of the logic element relative to "Ground" for the implementation of logical operations OR and OR-NOT, the first resistor connected between the common bus and the common terminal of the emitters of the first and second transistors, the second resistor and the third npn transistor connected in series, the free terminal of the second resistor is connected to the output (positive terminal) of the source supplying constant voltage, and the common terminal of this second resistor and the collector of the third transistor is connected to the common terminal of the collectors of the first and second transistors, the third resistor is connected to the emitter of the fourth npn transistor, the fourth resistor is connected to the base of the fifth npn transistor, the fifth resistor, one of the terminals which is connected to a common bus, there is also a sixth also an npn transistor, characterized in that the switching on of the elements is changed, four additional transistors and eight additional resistors are introduced, the first additional resistor is connected between the power supply output and the base of the first additional npn transistor, this last transistor is a two-emitter one and the outputs of its emitters form relative to "ground" the first and second inputs for the implementation of logical operations AND and AND-NOT, the collector of the first additional transistor is connected to the base of the second additional NPN transistor, the collector of which is connected to the common terminal of the collectors of the first, second, third transistors and the second resistor, the second additional resistor is connected between the emitter of the second additional transistor and "ground", the third additional resistor is connected between the emitter of the third transistor and the collector of the fifth transistor, the common terminal of this additional resistor and the collector of the fifth transistor forms the first output relative to the common bus logic element, the fourth additional resistor, the third additional ( pnp ) transistor and the fifth additional resistor are connected in series with each other, the free terminal of the fourth additional resistor is connected to the common terminal of the second, first additional resistors and the positive terminal of the supply constant voltage source, the base of the third additional transistor is connected to the common terminal of the second resistor and the collectors of the first, second, third and second additional transistors, the common terminal of the collector of the third additional transistor and the fifth additional resistor is connected to the base of the third transistor, and the free terminal of the last fifth resistor is connected to the common terminal of the third additional resistor, the collector of the fifth transistor and the output of the first output of the logical element, the fourth additional ( pnp ) transistor and the sixth additional resistor, the emitter of the fourth additional transistor under connected to the common terminal of the fourth additional resistor and the emitter of the third additional transistor, the common terminal of the collector of the fourth additional transistor and the sixth additional resistor is connected to the base of the fourth transistor, the free terminal of the sixth additional resistor is connected to the free terminal of the fourth resistor and their common terminal is connected to the free terminal of the third resistor , the common terminal of the last three resistors and the collector of the sixth transistor forms the second output of the logic element relative to the common bus, the seventh additional resistor is connected between the positive terminal of the supply constant voltage and the free terminal of the fifth resistor, the common terminal of the fifth and additional seventh resistors is also connected to the base of the fourth additional, and to the collector of the fourth transistors, between the base of the sixth transistor and the common terminal of the third, fifth additional resistors, the collector of the fifth transistor and the terminal of the first output is connected to The eighth is an additional resistor, the emitter of the sixth transistor is connected to the common bus.
RU2021108689A 2021-03-31 2021-03-31 Trigger logic element is not/or/and/or-not/and-not RU2760206C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2021108689A RU2760206C1 (en) 2021-03-31 2021-03-31 Trigger logic element is not/or/and/or-not/and-not

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2021108689A RU2760206C1 (en) 2021-03-31 2021-03-31 Trigger logic element is not/or/and/or-not/and-not

Publications (1)

Publication Number Publication Date
RU2760206C1 true RU2760206C1 (en) 2021-11-22

Family

ID=78719453

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2021108689A RU2760206C1 (en) 2021-03-31 2021-03-31 Trigger logic element is not/or/and/or-not/and-not

Country Status (1)

Country Link
RU (1) RU2760206C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2789166C1 (en) * 2022-03-14 2023-01-30 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) (RU) And/and-not trigger logic element

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576637A (en) * 1991-12-09 1996-11-19 Fujitsu Limited XOR CMOS logic gate
RU2693298C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggering logic element nor on field transistors
RU2726853C1 (en) * 2020-02-03 2020-07-16 Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or/nor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576637A (en) * 1991-12-09 1996-11-19 Fujitsu Limited XOR CMOS logic gate
RU2693298C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggering logic element nor on field transistors
RU2726853C1 (en) * 2020-02-03 2020-07-16 Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or/nor

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
E. I. MANAEV, Fundamentals of Radio Electronics, Moscow, Radio and Communications, 1985, p. 342, fig. 14.23. *
МАНАЕВ Е.И., Основы радиоэлектроники, Москва, Радио и связь, 1985, стр. 342, рис. 14.23. *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2789166C1 (en) * 2022-03-14 2023-01-30 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) (RU) And/and-not trigger logic element
RU2826617C1 (en) * 2024-04-12 2024-09-13 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element 2and-or
RU2826843C1 (en) * 2024-04-12 2024-09-17 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element 2and-or-not

Similar Documents

Publication Publication Date Title
RU2726853C1 (en) Trigger logic element or/nor
RU2710962C1 (en) Trigger logic element or
RU2710937C1 (en) Triggering logic element nor
RU2694151C1 (en) Triggering logic element nand
US3473047A (en) High speed digital logic circuit having non-saturating output transistor
RU2693297C1 (en) Triggered asynchronous rs flip-flop
RU2760206C1 (en) Trigger logic element is not/or/and/or-not/and-not
RU2700195C1 (en) Trigger adder modulo two
RU2727613C1 (en) Triggering and/nand logic element
RU2689198C1 (en) Triggering asynchronous d-trigger
US3424928A (en) Clocked r-s flip-flop
US3358154A (en) High speed, low dissipation logic gates
RU2783403C1 (en) Trigger gate and-not/or-not
RU2721386C1 (en) Trigger two-stage rs flip-flop
RU2728954C1 (en) Trigger logic element and
US3050641A (en) Logic circuit having speed enhancement coupling
RU2745398C1 (en) Trigger logic gate and/or
RU2792973C1 (en) Trigger logic element and-not/or-not
RU2789166C1 (en) And/and-not trigger logic element
RU2802370C1 (en) Trigger logic element and
US3253165A (en) Current steering logic circuit employing negative resistance devices in the output networks of the amplifying devices
RU2710845C1 (en) Trigger logic element not
RU2785277C1 (en) Trigger gate and/or
RU2760464C1 (en) Trigger logic element and-not
US3411019A (en) Electronic converter and switching means therefor