RU2689198C1 - Triggering asynchronous d-trigger - Google Patents

Triggering asynchronous d-trigger Download PDF

Info

Publication number
RU2689198C1
RU2689198C1 RU2018135623A RU2018135623A RU2689198C1 RU 2689198 C1 RU2689198 C1 RU 2689198C1 RU 2018135623 A RU2018135623 A RU 2018135623A RU 2018135623 A RU2018135623 A RU 2018135623A RU 2689198 C1 RU2689198 C1 RU 2689198C1
Authority
RU
Russia
Prior art keywords
transistor
resistor
output
collector
additional
Prior art date
Application number
RU2018135623A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2018135623A priority Critical patent/RU2689198C1/en
Application granted granted Critical
Publication of RU2689198C1 publication Critical patent/RU2689198C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)

Abstract

FIELD: industrial electronics.SUBSTANCE: invention relates to digital circuitry, automation and industrial electronics. To achieve the technical result, there is provided a triggering asynchronous D-trigger, which comprises seven transistors, seven resistors and a source of direct-current supply, and includes five additional transistors and three additional resistors, emitter output of the first transistor (n-p-n) forms relative to the "ground" trigger input (input D), and its base is connected to the base of the second transistor (p-n-p), between the emitter of this last transistor and the output of the supply DC voltage source is connected the first resistor, among themselves, the third transistor (n-p-n) and the second resistor are connected in series; the fourth transistor (n-p-n) and the third resistor are connected in series; the output of the D-trigger relative to "ground" forms common output of the collector of the fifth transistor, the second and fourth resistors.EFFECT: simplification of a triggering asynchronous D-trigger.1 cl, 1 dwg, 1 tbl

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники выполненных на D-триггерах.The invention relates to digital circuit design, automation and industrial electronics. It, in particular, can be used in blocks of computing technology executed on D-triggers.

Известен асинхронный D-триггер [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 623, рис. 8.21, б], содержащий три логических элемента ИЛИ-НЕ.Known asynchronous D-trigger [Gusev VG, Gusev Yu.M. Electronics and microprocessor technology. - M .: Higher School, 2004, p. 623, fig. 8.21, b], containing three logical elements OR NOT.

Недостатком его является большое число используемых' транзисторов, что усложняет и удорожает устройство. В частности, в каждом двухвходовом эмиттерно-связанном логическом элементе ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектроники. - М.: Радио и связь, 1985, с. 342, рис. 14.23] имеется пять транзисторов, тогда в обсуждаемом, асинхронном D-триггере содержится большое число транзисторов (пятнадцать), что приводит к его усложнению и удорожанию.The disadvantage of it is the large number of transistors used, which complicates and increases the cost of the device. In particular, in each two-input emitter-coupled logic element OR-NOT [Manaev E.I. Basics of radio electronics. - M .: Radio and communication, 1985, p. 342, fig. 14.23] there are five transistors, then in the discussed, asynchronous D-flip-flop contains a large number of transistors (fifteen), which leads to its complication and rise in price.

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа триггер с дополнительной симметрией [Гольденберг Л.М., Импульсные и цифровые устройства. - М.: Связь, 1973, стр. 275, рис. 4.18, в], содержащий два транзистора, четыре резистора и источники постоянных питающих; напряжений.The closest in technical essence and the achieved result is selected as a prototype trigger with additional symmetry [Goldenberg LM, Pulse and digital devices. - M .: Communication, 1973, p. 275, fig. 4.18, c], containing two transistors, four resistors and permanent supply sources ; stresses.

Недостаток его заключается в том, что у него малая нагрузочная способность, т.к.. относительно небольшая часть электрического тока, потребляемого от источника постоянного питающего напряжения, образует электрический ток внешней нагрузки. Это объясняется тем, что одну внешнюю нагрузку в рассматриваемой схеме можно подключать к коллектору или к эмиттеру только одного из двух имеющихся транзисторов. Если бы в формировании электрического тока внешней нагрузки участвовали оба имеющихся транзистора, то это повысило бы нагрузочную способность триггера.Its disadvantage lies in the fact that it has a low load capacity, because a relatively small part of the electric current consumed from a source of constant supply voltage forms the electric current of an external load. This is explained by the fact that one external load in the considered circuit can be connected to the collector or to the emitter of only one of the two available transistors. If both existing transistors were involved in the formation of the electric current of the external load, this would increase the load capacity of the trigger.

Задача, на решение которой направлено изобретение, состоит в упрощении и удишевлении триггерного асинхронного D-триггера.The task for which the invention is directed is to simplify and reduce the trigger asynchronous D-trigger.

Это достигается тем, что в триггерный асинхронный. D-триггер, содержащий источник питающего постоянного напряжения, общая шина которого заземлена, последовательно соединенные первый резистор, первый транзистор (n-р-n), и второй резистор, свободный вывод первого резистора соединен с выходом источника питающего постоянного напряжения, другой вывод этого резистора соединен с коллектором первого транзистора, а эмиттер последнего соединен с одним из выводов второго резистора, также имеются последовательно соединенные третий резистор, второй транзистор (p-n-р) и четвертый резистор, свободный вывод третьего резистора подключен к общему выводу выхода источника питающего постоянного напряжения и первого резистора, другой вывод третьего резистора соединен с эмиттером второго транзистора, коллектор этого транзистора подключен к одному из выводов четвертого резистора, а база соединена с общим выводом первого резистора и коллектора первого транзистора, база первого транзистора подключена к общему выводу коллектора второго транзистора и четвертого резистора, свободный вывод последнего резистора подключен к свободному выводу второго резистора, введены пять дополнительных транзисторов и три дополнительных резистора, вывод эмиттера первого дополнительного транзистора (n-р-n) образует относительно «земли» вход триггера (вход D), а база его подключена к базе второго дополнительного транзистора (р-n-р), между эмиттером этого последнего транзистора и выходом источника питающего постоянного напряжения включен первый дополнительный резистор, между собой последовательно включены третий дополнительный транзистор (n-р-n) и второй дополнительный резистор, свободный вывод которого заземлен, коллектор этого третьего дополнительно транзистора подключен к общему выводу первого резистора и коллектора первого транзистора, а база - к коллектору первого дополнительного транзистора, последовательно между собой соединены четвертый дополнительный транзистор (n-р-n) и третий резистор, свободный вывод которого заземлен, коллектор последнего транзистора подключен к общему выводу третьего резистора и эмиттера второго транзистора, а база - к коллектору второго дополнительного транзистора, коллектор пятого дополнительного транзистора (n-p-n) соединен с общим выводом второго и четвертого резисторов, база - с общим выводом третьего дополнительного резистора и эмиттера четвертого дополнительного транзистора, а эмиттер заземлен, выход D-триггера относительно «земли» образует общий вывод коллектора пятого дополнительного транзистора, второго и четвертого резисторов.This is achieved by triggering asynchronous. D-flip-flop that contains a DC power supply source, the common bus of which is grounded, the first resistor connected in series, the first transistor (n-pn), and the second resistor, the free terminal of the first resistor is connected to the output of the DC power source, another terminal of this resistor connected to the collector of the first transistor, and the emitter of the latter is connected to one of the terminals of the second resistor, there are also connected in series the third resistor, the second transistor (pn-p) and the fourth resistor, free you the third resistor is connected to the common output of the source of the DC supply and the first resistor, another terminal of the third resistor is connected to the emitter of the second transistor, the collector of this transistor is connected to one of the terminals of the fourth resistor, and the base is connected to the common terminal of the first resistor and collector of the first transistor, the base of the first transistor is connected to the common collector terminal of the second transistor and the fourth resistor, the free terminal of the last resistor is connected to the free output of the second five additional transistors and three additional resistors, the emitter output of the first additional transistor (n-p-n) forms a trigger input (input D) relative to the “ground”, and its base is connected to the base of the second additional transistor (p-n- p), between the emitter of this last transistor and the output of the DC power supply source, the first additional resistor is connected, the third additional transistor (n-p-n) and the second additional resistor are connected in series, the free output to This is grounded, the collector of this third transistor is additionally connected to the common terminal of the first resistor and the collector of the first transistor, and the base is connected to the collector of the first additional transistor, the fourth additional transistor (n-p-n) and the third resistor are connected to each other, the free output of which is grounded , the collector of the last transistor is connected to the common terminal of the third resistor and the emitter of the second transistor, and the base is connected to the collector of the second additional transistor, the collector of the fifth additional transistor (npn) is connected to the common terminal of the second and fourth resistors, the base is connected to the common terminal of the third additional resistor and emitter of the fourth additional transistor, and the emitter is grounded, the output of the D-flip-flop relative to the “ground” forms the common terminal of the fifth additional transistor, the second and fourth resistors.

Сущность изобретения поясняется чертежом (фиг. 1).The invention is illustrated in the drawing (Fig. 1).

В триггерном асинхронном D-триггере общая шина (минусовая по полярности) источника 1 питающего постоянного напряжения заземлена. Вывод эмиттера транзистора 2 (n-р-n) относительно «земли» образует вход триггера (вход D).База его соединена с базой транзистора 3 (р-n-р). Резистор 4 включен между эмиттером последнего транзистора и выходом (плюсовой вывод) источника 1. Последовательно между собой включены транзистор 5 (n-р-n) и резистор 6, свободный вывод которого заземлен. Ваза транзистора 5 соединена с коллектором транзистора 1. Между собой последовательно соединены транзистор 7 (n-р-n) и резистор 8, свободный вывод которого заземлен. База этого 7 транзистора подключена к. коллектору транзистора 3. Последовательно между собой включены резистор 9, транзистор 10 (n-р-n), резистор 11 и транзистор 12 (n-р-n), эмиттер которого заземлен. Свободный вывод резистора 9 подключен к общему выводу резистора 4 и выхода источника 1 питающего постоянного напряжения. Общий вывод резистора 9 и коллектора транзистора 10 соединен с коллектором транзистора 5. Последовательно также соединены резистор 13, транзистор 14 (p-n-p) и резистор 15. Свободный вывод резистора 13 подключен к общему выводу' резисторов 4, 9 и выхода источника 1 питающего постоянного напряжения.In the trigger asynchronous D-trigger common bus (negative polarity) of the source 1 of the supply DC voltage is grounded. The emitter output of transistor 2 (n-pn) with respect to the "ground" forms the trigger input (input D). Its base is connected to the base of transistor 3 (pn-p). Resistor 4 is connected between the emitter of the last transistor and the output (positive output) of source 1. Transistor 5 (n-pn) and resistor 6 are connected in series with each other, the free output of which is grounded. The vase of transistor 5 is connected to the collector of transistor 1. Transistor 7 (n-pn) and resistor 8 are connected in series with each other, the free output of which is grounded. The base of this 7 transistor is connected to the collector of transistor 3. Resistor 9, transistor 10 (n-pn), resistor 11 and transistor 12 (nn-n), the emitter of which is grounded, are connected in series with each other. The free output of the resistor 9 is connected to the common output of the resistor 4 and the output of the source 1 of the supply DC voltage. The common terminal of the resistor 9 and the collector of the transistor 10 is connected to the collector of the transistor 5. A resistor 13, a transistor 14 (pnp) and a resistor 15 are also connected in series. The free terminal of the resistor 13 is connected to the common terminal of resistors 4, 9 and the output of the DC supply source 1.

Общий вывод резистора 13 и эмиттера транзистора 14 соединен с коллектором транзистора 7. Общий вывод коллектора транзистора 14 и резистора 15 подключен к базе транзистора 10. База транзистора 14 соединена с общим выводом резистора 9, коллектора транзистора 5 и коллектора транзистора 10. Свободный вывод резистора 15 подключен к общему выводу резистора 11 и коллектора транзистора 12. Выход DThe common terminal of the resistor 13 and the emitter of the transistor 14 is connected to the collector of transistor 7. The common collector terminal of transistor 14 and resistor 15 is connected to the base of transistor 10. The base of transistor 14 is connected to the common terminal of resistor 9, collector of transistor 5 and collector of transistor 10. Free output of resistor 15 connected to the common terminal of resistor 11 and collector of transistor 12. Output D

триггера; выход относительно «земли» образует общий выводtrigger; output relative to the "land" forms a common conclusion

коллектора транзистора 12, резисторов 11 и 15. На фиг. 1 часть схемы на транзисторах 10 и 14 является триггером на транзисторах противоположного типа проводимости.a collector of transistor 12, resistors 11 and 15. FIG. 1 part of the circuit on the transistors 10 and 14 is a trigger on the transistors of the opposite conductivity type.

Триггерный асинхронный D-триггер работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или в районе ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт). Работа асинхронного D-триггераAsynchronous trigger D-trigger works as follows. In digital electronics, input and output electrical signals of low and high levels are used. Low level - the level of logic zero corresponds to the voltage values in the area of zero or in the area closer to zero, high level - the level of the logic unit corresponds to the voltage values in the area of units of volts (often around four volts). Asynchronous D-trigger operation

отображается известной табл. 1, где Dt - условное отображение входного сигнала в данный момент времени, а Qt+1 - условное отображения выходного сигнала триггера в последующее время.displays a known table. 1, where D t is the conditional display of the input signal at a given time, and Q t + 1 is the conditional display of the output trigger signal at a subsequent time.

Figure 00000001
Figure 00000001

В соответствии с первой строкой табл. 1 на базе транзистора 2 высокий уровень напряжения, т.к. базо-эмиттерный p-n переход его открыт (проводит электрический ток) и на нем весьма малое значение падения напряжения, как на открытом диоде. На базе транзистора 5 тоже высокий уровень напряжения, т.к. базо-коллекторный переход транзистора 2 тоже открыт, и он определяет повышенное значение силы базового и соответственно коллекторного токов транзистора 5. Повышенное значение силы этого коллекторного тока определяет повышенное значение напряжения на резисторе 9, которое минусом приложено к базе p-n-p транзистора 14 и плюсом - через резистор 13 к его эмиттеру. При высоком уровне напряжения на входе D соответственно низким уровнем является разность между напряжением источника.1 и напряжением на базе транзистора 2, а также на базе транзистора 3. Это предопределяет пониженное значение силы электрического тока транзистора 3 и соответственно транзистора. 7. Такой ток вызывает пониженное значение напряжения на резисторе 13, которое минусом приложено к эмиттеру транзистора 14. Если по абсолютной величине значение напряжения на резисторе 9 больше суммы напряжения, на резисторе 13 и порогового напряжения транзистора 14, то этот транзистор 14 открыт и приводит электрический ток. Требующийся запас по обеспечению приведенного неравенства определяет значение сопротивления резистора 6. Электрический ток транзистора 14 создает напряжение на резисторе 15, которое плюсом приложено к базе (n-p-n) транзистора 10 и больше его порогового напряжения. В результате транзистор 10, как. и транзистор 14, тоже проводит электрический ток. Токи этих двух транзисторов на подключенной к выходу нагрузке создают высокий уровень напряжения - уровень логической единицы (табл. 1). Значение силы электрического тока транзистора 12 весьма мало, т.к. пониженное значение силы электрического тока транзистора 7 создает на резисторе 8 пониженное значение напряжения в районе порогового напряжения транзистора 12.In accordance with the first line of the table. 1 at the base of the transistor 2 high voltage level, because The base-emitter pn junction is open (conducts electric current) and there is a very small value of the voltage drop across it, as in an open diode. On the basis of the transistor 5 is also a high voltage level, because The base-collector junction of transistor 2 is also open, and it determines the increased value of the base and, accordingly, the collector currents of transistor 5. The increased value of the strength of this collector current determines the increased voltage on resistor 9, which is applied to the pnp base of transistor 14 and plus through a resistor 13 to its emitter. With a high voltage level at input D, respectively, the low level is the difference between the source voltage.1 and the voltage at the base of transistor 2, as well as at the base of transistor 3. This predetermines the lower value of the electric current strength of transistor 3 and accordingly the transistor. 7. Such a current causes a lower voltage value on the resistor 13, which is minus applied to the emitter of the transistor 14. If the absolute value of the voltage on the resistor 9 is greater than the sum of the voltage on the resistor 13 and the threshold voltage of transistor 14, then this transistor 14 is open and leads current. The required margin to ensure the reduced inequality determines the resistance value of the resistor 6. The electric current of the transistor 14 creates a voltage across the resistor 15, which is positively applied to the base (npn) of the transistor 10 or more than its threshold voltage. As a result, the transistor 10, as. and transistor 14 also conducts electrical current. The currents of these two transistors on the connected to the output load create a high voltage level - the level of the logical unit (Table 1). The value of the electric current of the transistor 12 is very small, because the lower value of the electric current of the transistor 7 creates on the resistor 8 a lower voltage value in the region of the threshold voltage of the transistor 12.

При входном сигнале на. второй строке табл.1 в соответствии с изложенным выше базо-эмиттерный и базо-коллекторный переходы транзистора 2 открыты, на базе транзистора 2 и на базе транзистора 5 низкие уровни напряжения. Тогда в транзисторе 5 пониженное значение силы электрического тока и соответственно пониженное значение напряжения на резисторе 9. При низком уровне напряжения на входе D соответственно высоким уровнем является разность между напряжением источника 1 и напряжением на базе транзистора 3. Это вызывает повышенное значение силы электрического тока (p-n-p) транзистора 3 и соответственно транзистора 7. Такой ток определяет повышенное значение напряжения на резисторе 13. Повышение напряжения на резисторе 13 проводит к уменьшению силы электрического тока p-n-p транзистора 14. Ранее приведенное уменьшение значения напряжения на резисторе 9 тоже вызывает уменьшение силы электрического тока транзистора 14. Тогда транзисторы 10 и 14 триггера на транзисторах противоположного типа проводимости закрываются (не приводят электрический ток). Требующийся запас для обеспечения этого определяет, в частности, значение сопротивления резистора 8. В результате на подключенной к выходу Q нагрузке низкий уровень напряжения - уровень логического нуля (табл. 1). Повышенное значение силы электрического тока транзистора 7 создает на резисторе 8 достаточное значение напряжения для поддержания транзистора 12 в открытом состоянии. Тогда через этот транзистор разряжается эквивалентная паразитная емкость (выходная емкость D триггера и входная емкость нагрузки.), время разряда уменьшается и не ухудшается быстродействие схемы.When the input signal is on. In the second line of Table 1, in accordance with the above, the base-emitter and base-collector transitions of transistor 2 are open, low voltage levels at the base of transistor 2 and at the base of transistor 5. Then, in transistor 5, a lower value of the electric current and a correspondingly lower value of the voltage on the resistor 9. At a low voltage level at the input D, a correspondingly high level is the difference between the voltage of the source 1 and the voltage at the base of the transistor 3. This causes an increased value of the electric current (pnp a) transistor 3 and, accordingly, transistor 7. Such a current determines the increased voltage value on the resistor 13. Increasing the voltage on the resistor 13 leads to a decrease in the electric power current pnp transistor 14. The earlier reduction of the voltage value on the resistor 9 also causes a decrease in the electric current of the transistor 14. Then the transistors 10 and 14 of the flip-flop on transistors of the opposite conductivity type are closed (do not cause an electric current). The required margin to ensure this determines, in particular, the value of the resistance of the resistor 8. As a result, at the load connected to the output Q, a low voltage level is a logic zero level (Table 1). The increased value of the electric current of the transistor 7 creates a sufficient voltage across the resistor 8 to keep the transistor 12 in the open state. Then, through this transistor, the equivalent parasitic capacitance is discharged (the output capacitance D of the trigger and the input capacitance of the load.), The discharge time decreases and the performance of the circuit does not deteriorate.

В рассмотренном триггерном ассинхронном D триггере сила электрического тока внешней нагрузки почти равна сумме силы токов двух транзисторов 10 и 14, то есть двух из имеющихся семи транзисторов, что повышает нагрузочную способность этого триггера. В приведенном выше аналоге электрический ток нагрузки формирует только один, из имеющихся пятнадцати транзисторов.In the considered trigger asynchronous D trigger, the electric current strength of the external load is almost equal to the sum of the currents of the two transistors 10 and 14, that is, two of the seven existing transistors, which increases the load capacity of this trigger. In the above analogue, the electric load current forms only one of the fifteen transistors available.

Таким образом, рассмотренная схема упрощает и удишевляет асинхронный D триггер. В ней семь транзисторов, а, в частности, в приведенном выше аналоге имеется пятнадцать транзисторов.Thus, the considered scheme simplifies and reduces the asynchronous D trigger. It has seven transistors, and, in particular, in the above analogue, there are fifteen transistors.

Claims (1)

Триггерный асинхронный D-триггер, содержащий источник питающего постоянного напряжения, общая шина которого заземлена, последовательно соединенные первый резистор, первый транзистор (n-p-n) и второй резистор, свободный вывод первого резистора соединен с выходом источника питающего постоянного напряжения, другой вывод этого резистора соединен с коллектором первого транзистора, а эмиттер последнего соединен с одним из выводов второго резистора, также имеются последовательно соединенные третий резистор, второй транзистор (p-n-p) и четвертый резистор, свободный вывод третьего резистора подключен к общему выводу выхода источника питающего постоянного напряжения и первого резистора, другой вывод третьего резистора соединен с эмиттером второго транзистора, коллектор этого транзистора подключен к одному из выводов четвертого резистора, а база соединена с общим выводом первого резистора и коллектора первого транзистора, база первого транзистора подключена к общему выводу коллектора второго транзистора и четвертого резистора, свободный вывод последнего резистора подключен к свободному выводу второго резистора, отличающийся тем, что в него введены пять дополнительных транзисторов и три дополнительных резистора, вывод эмиттера первого дополнительного транзистора (n-p-n) образует относительно «земли» вход триггера (вход D), а база его подключена к базе второго дополнительного транзистора (p-n-p), между эмиттером этого последнего транзистора и выходом источника питающего постоянного напряжения включен первый дополнительный резистор, между собой последовательно включены третий дополнительный транзистор (n-p-n) и второй дополнительный резистор, свободный вывод которого заземлен, коллектор этого третьего дополнительно транзистора подключен к общему выводу первого резистора и коллектора первого транзистора, а база − к коллектору первого дополнительного транзистора, последовательно между собой соединены четвертый дополнительный транзистор (n-p-n) и третий резистор, свободный вывод которого заземлен, коллектор последнего транзистора подключен к общему выводу третьего резистора и эмиттера второго транзистора, а база − к коллектору второго дополнительного транзистора, коллектор пятого дополнительного транзистора (n-p-n) соединен с общим выводом второго и четвертого резисторов, база − с общим выводом третьего дополнительного резистора и эмиттера четвертого дополнительного транзистора, а эмиттер заземлен, выход D-триггера относительно «земли» образует общий вывод коллектора пятого дополнительного транзистора, второго и четвертого резисторов.Trigger asynchronous D-flip-flop that contains a DC power supply source, a common bus of which is grounded, a first resistor connected in series, a first transistor (npn) and a second resistor, the free output of the first resistor is connected to the output of the DC power supply, another output of this resistor is connected to the collector the first transistor, and the emitter of the latter is connected to one of the terminals of the second resistor, there are also connected in series the third resistor, the second transistor (pnp) and the fourth the resistor, the free output of the third resistor is connected to the common output of the output of the DC power supply source and the first resistor, the other output of the third resistor is connected to the emitter of the second transistor, the collector of this transistor is connected to one of the terminals of the fourth resistor, and the base is connected to the common output of the first resistor and collector the first transistor, the base of the first transistor is connected to the common collector terminal of the second transistor and the fourth resistor, the free terminal of the last resistor is connected to free output of the second resistor, characterized in that five additional transistors and three additional resistors are inserted into it, the emitter output of the first additional transistor (npn) forms a trigger input (input D) relative to the “ground”, and its base is connected to the base of the second additional transistor ( pnp), between the emitter of this last transistor and the output of the DC power supply source, the first additional resistor is connected, the third additional transistor (npn) and W are connected in series with each other a swarm of an additional resistor, the free output of which is grounded, the collector of this third additional transistor is connected to the common terminal of the first resistor and the collector of the first transistor, and the base is connected to the collector of the first additional transistor, the fourth additional transistor (npn) and the third resistor are connected to each other, free output which is grounded, the collector of the last transistor is connected to the common terminal of the third resistor and emitter of the second transistor, and the base is connected to the collector of the second transistor The main transistor (npn) is connected to the common terminal of the second and fourth resistors, the base is connected to the common terminal of the third additional resistor and emitter of the fourth additional transistor, and the emitter is grounded, the output of the D-flip-flop relative to the "ground" forms the common terminal of the fifth collector additional transistor, the second and fourth resistors.
RU2018135623A 2018-10-09 2018-10-09 Triggering asynchronous d-trigger RU2689198C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018135623A RU2689198C1 (en) 2018-10-09 2018-10-09 Triggering asynchronous d-trigger

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018135623A RU2689198C1 (en) 2018-10-09 2018-10-09 Triggering asynchronous d-trigger

Publications (1)

Publication Number Publication Date
RU2689198C1 true RU2689198C1 (en) 2019-05-24

Family

ID=66636594

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018135623A RU2689198C1 (en) 2018-10-09 2018-10-09 Triggering asynchronous d-trigger

Country Status (1)

Country Link
RU (1) RU2689198C1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2726848C1 (en) * 2020-03-17 2020-07-16 Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ) Triggering asynchronous t flip-flop
RU2767176C1 (en) * 2021-06-30 2022-03-16 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element nor
RU2771668C1 (en) * 2021-11-22 2022-05-11 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger asynchronous d trigger

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2095939C1 (en) * 1994-06-07 1997-11-10 Всероссийский научно-исследовательский институт экспериментальной физики Single-phase d flip-flop
RU2391771C1 (en) * 2008-12-04 2010-06-10 Закрытое акционерное общество "Ди Эс Технолоджи" Self-synchronising d-trigger with indication of failure
CN106961259A (en) * 2016-01-11 2017-07-18 中芯国际集成电路制造(上海)有限公司 D type flip flop

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2095939C1 (en) * 1994-06-07 1997-11-10 Всероссийский научно-исследовательский институт экспериментальной физики Single-phase d flip-flop
RU2391771C1 (en) * 2008-12-04 2010-06-10 Закрытое акционерное общество "Ди Эс Технолоджи" Self-synchronising d-trigger with indication of failure
CN106961259A (en) * 2016-01-11 2017-07-18 中芯国际集成电路制造(上海)有限公司 D type flip flop

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ГОЛЬДЕНБЕРГ Л.М. Импульсные и цифровые устройства, Москва, Связь, 1973, стр. 275, рис. 4.18, в. *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2726848C1 (en) * 2020-03-17 2020-07-16 Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ) Triggering asynchronous t flip-flop
RU2767176C1 (en) * 2021-06-30 2022-03-16 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element nor
RU2771668C1 (en) * 2021-11-22 2022-05-11 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger asynchronous d trigger

Similar Documents

Publication Publication Date Title
GB1358193A (en) Integrated control circuit
RU2726853C1 (en) Trigger logic element or/nor
RU2689198C1 (en) Triggering asynchronous d-trigger
US3244910A (en) Electric switching circuit
RU2710937C1 (en) Triggering logic element nor
RU2710962C1 (en) Trigger logic element or
RU2694151C1 (en) Triggering logic element nand
RU2693297C1 (en) Triggered asynchronous rs flip-flop
RU2700195C1 (en) Trigger adder modulo two
US3124758A (en) Transistor switching circuit responsive in push-pull
US4536665A (en) Circuit for converting two balanced ECL level signals into an inverted TTL level signal
US3979607A (en) Electrical circuit
US3571616A (en) Logic circuit
RU2727613C1 (en) Triggering and/nand logic element
RU2728954C1 (en) Trigger logic element and
US3895238A (en) Driver circuit for high speed gating of a field effect transistor
RU2721386C1 (en) Trigger two-stage rs flip-flop
RU2710845C1 (en) Trigger logic element not
RU2692422C1 (en) Trigger synchronous d flip-flop
RU2692041C1 (en) Trigger synchronous r-s trigger
RU2802370C1 (en) Trigger logic element and
RU2731438C2 (en) Trigger synchronous r-s flip-flop
RU2760464C1 (en) Trigger logic element and-not
RU2789166C1 (en) And/and-not trigger logic element
EP0432472A2 (en) Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20201010