RU2726853C1 - Trigger logic element or/nor - Google Patents

Trigger logic element or/nor Download PDF

Info

Publication number
RU2726853C1
RU2726853C1 RU2020104815A RU2020104815A RU2726853C1 RU 2726853 C1 RU2726853 C1 RU 2726853C1 RU 2020104815 A RU2020104815 A RU 2020104815A RU 2020104815 A RU2020104815 A RU 2020104815A RU 2726853 C1 RU2726853 C1 RU 2726853C1
Authority
RU
Russia
Prior art keywords
resistor
transistor
additional
terminal
transistors
Prior art date
Application number
RU2020104815A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2020104815A priority Critical patent/RU2726853C1/en
Application granted granted Critical
Publication of RU2726853C1 publication Critical patent/RU2726853C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: digital circuitry.SUBSTANCE: invention relates to digital circuitry, automation and industrial electronics. In particular, it can be used in units of computer equipment, built on logic elements. Disclosed is a triggering logic element OR/NOR, which comprises eight transistors, eleven resistors and a source of supplying DC voltage. Novelty is that inclusion of elements is changed, two additional p-n-p transistors and six additional resistors are introduced.EFFECT: technical result is increased loading capacity of trigger logic element OR/NOR.1 cl, 2 dwg

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuitry, automation and industrial electronics. It, in particular, can be used in blocks of computing technology, built on logical elements.

Известен логический элемент ИЛИ/ИЛИ-НЕ [Гольденберг Л.М. Импульсные устройства. – М.: Радио и связь, 1981, стр. 54, рис. 2.29, б], содержащий семь транзисторов, два диода, восемь резисторов и источник питающего постоянного напряжения. Схема логического элемента имеет два выхода, один из них соответствует реализации логической операции ИЛИ, другой – логической операции ИЛИ-НЕ.Known logical element OR / OR-NOT [Goldenberg L.M. Impulse devices. - M .: Radio and communication, 1981, p. 54, fig. 2.29, b], containing seven transistors, two diodes, eight resistors and a DC voltage supply. The logic gate circuit has two outputs, one of them corresponds to the implementation of the logical OR operation, the other corresponds to the logical OR-NOT operation.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного из имеющихся транзисторов формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это бы привело к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению нагрузочной способности.Its disadvantage is that it has a low load capacity. The electric current of only one of the available transistors forms the electric current of the external load. If it was possible to increase the number of transistors that form the load current, then this would lead to an increase in the maximum electric current of the external load of the logic element and, as a result, to an increase in the load capacity.

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа логический элемент ИЛИ/ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектроники. – М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения.The closest in technical essence and the achieved result is the logical element OR / OR-NOT selected as a prototype [Manaev E.I. Fundamentals of radio electronics. - M .: Radio and communication, 1985, p. 342, fig. 14.23], containing six transistors, five resistors and two constant voltage sources.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.Its disadvantage lies in its low load capacity. The electric current of only one of the six transistors generates an external load current. If it was possible to increase the number of transistors that form the electric current of the external load, then this would lead to an increase in the maximum electric current of the load of the logic element and, as a result, to an increase in the load capacity.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента ИЛИ/ИЛИ-НЕ.The problem to be solved by the invention is to increase the load capacity of the OR / OR-NOT trigger gate.

Это достигается тем, что в триггерном логическом элементе ИЛИ/ИЛИ-НЕ, содержащем источник питающего постоянного напряжения, минусовой вывод которого соединён с общей шиной, параллельно включённые первый и второй n-p-n транзисторы, выводы баз которых образуют два входа логического элемента относительно общей шины, первый резистор, включённый между общей шиной и общим выводом эмиттеров первого и второго транзисторов, последовательно соединённые второй резистор и третий n-p-n транзистор, свободный вывод второго резистора подключён к плюсовому выводу источника питающего постоянного напряжения, а общий вывод этого второго резистора и коллектора третьего транзистора подсоединён к общему выводу коллекторов первого и второго транзисторов, третий резистор, подключённый к эмиттеру четвёртого n-p-n транзистора, четвёртый резистор, подключённый к базе пятого n-p-n транзистора, пятый резистор, один из выводов которого соединён с общей шиной, также имеется шестой тоже n-p-n транзистор, изменено включение элементов, введены два дополнительных p-n-p транзистора и шесть дополнительных резисторов, первый дополнительный резистор включён между эмиттером третьего транзистора и коллектором пятого транзистора, общий вывод этого дополнительного резистора и коллектора пятого транзистора образует относительно общей шины первый выход (выход ИЛИ) логического элемента, последовательно между собой включены второй дополнительный резистор, первый дополнительный транзистор и третий дополнительный резистор, свободный вывод второго дополнительного резистора подключён к общему выводу второго резистора и плюсового вывода источника питающего постоянного напряжения, база первого дополнительного транзистора подсоединена к общему выводу второго резистора и коллекторов первого, второго и третьего транзисторов, общий вывод коллекторов первого дополнительного транзистора и третьего дополнительного резистора соединён с базой третьего транзистора, а свободный вывод последнего резистора - с общим выводом первого дополнительного резистора и коллектора пятого транзистора, последовательно между собой включены второй дополнительный транзистор и четвёртый дополнительный резистор, эмиттер второго дополнительного транзистора подключён к общему выводу второго дополнительного резистора и эмиттера первого дополнительного транзистора, общий вывод коллектора дополнительного транзистора и четвёртого дополнительного резистора подсоединён к базе четвёртого транзистора, свободный вывод четвёртого дополнительного резистора подключён к свободному выводу четвёртого резистора и их общий вывод соединён со свободным выводом третьего резистора, общий вывод последних трёх резисторов образует относительно общей шины второй выход (выход ИЛИ-НЕ) логического элемента, пятый дополнительный резистор включён между плюсовым выводом источника питающего постоянного напряжения и свободным выводом пятого дополнительного резистора, общий вывод пятого и дополнительного пятого резисторов подключён и к базе второго дополнительного, и к коллектору четвёртого транзисторов, коллектор шестого транзистора подключён к общему выводу третьего, четвёртого и дополнительного четвёртого резисторов, между базой шестого транзистора и общим выводом первого, третьего дополнительных резисторов и коллектора пятого транзистора включён шестой дополнительный резистор, эмиттер шестого транзистора соединён с общей шиной, общая шина заземлена.This is achieved by the fact that the first and second npn transistors are connected in parallel in the OR / OR-NOT trigger logic element containing a DC voltage supply, the negative terminal of which is connected to the common bus, the base outputs of which form two inputs of the logical element relative to the common bus, the first a resistor connected between the common bus and the common terminal of the emitters of the first and second transistors, the second resistor and the third npn transistor connected in series, the free terminal of the second resistor is connected to the positive terminal of the supply DC voltage source, and the common terminal of this second resistor and the collector of the third transistor is connected to the common to the collector terminal of the first and second transistors, the third resistor connected to the emitter of the fourth npn transistor, the fourth resistor connected to the base of the fifth npn transistor, the fifth resistor, one of the terminals of which is connected to the common bus, there is also a sixth also npn transistor, changed on elements, two additional pnp transistors and six additional resistors are introduced, the first additional resistor is connected between the emitter of the third transistor and the collector of the fifth transistor, the common terminal of this additional resistor and the collector of the fifth transistor forms the first output (OR output) of the logic element relative to the common bus, in series between the second additional resistor, the first additional transistor and the third additional resistor are included, the free terminal of the second additional resistor is connected to the common terminal of the second resistor and the positive terminal of the supply constant voltage, the base of the first additional transistor is connected to the common terminal of the second resistor and the collectors of the first, second and third transistors, the common terminal of the collectors of the first additional transistor and the third additional resistor is connected to the base of the third transistor, and the free terminal of the last resistor is connected to the common terminal of the first about the additional resistor and the collector of the fifth transistor, the second additional transistor and the fourth additional resistor are connected in series with each other, the emitter of the second additional transistor is connected to the common terminal of the second additional resistor and the emitter of the first additional transistor, the common terminal of the collector of the additional transistor and the fourth additional resistor is connected to the base of the fourth transistor, the free terminal of the fourth additional resistor is connected to the free terminal of the fourth resistor and their common terminal is connected to the free terminal of the third resistor, the common terminal of the last three resistors forms a second output (OR-NOT output) of the logic element relative to the common bus, the fifth additional resistor is connected between the positive the output of the supply constant voltage source and the free output of the fifth additional resistor, the common terminal of the fifth and additional fifth resistors is also connected to the base of the second additional , and to the collector of the fourth transistors, the collector of the sixth transistor is connected to the common terminal of the third, fourth and additional fourth resistors, between the base of the sixth transistor and the common terminal of the first, third additional resistors and the collector of the fifth transistor, a sixth additional resistor is connected, the emitter of the sixth transistor is connected to the common bus , the common bus is grounded.

Сущность изобретения поясняется схемой триггерного логического элемента ИЛИ/ИЛИ-НЕ (фиг. 1) и таблицей истинности (фиг. 2).The essence of the invention is illustrated by a circuit of a trigger logic element OR / OR-NOT (Fig. 1) and a truth table (Fig. 2).

В триггерном логическом элементе ИЛИ/ИЛИ-НЕ общая шина (минусовая вывод) источника 1 питающего постоянного напряжения заземлена. Параллельно включены два n-p-n транзистора 2 и 3. Между общим выводом эмиттеров этих двух транзисторов и «землёй» включён резистор 4. Выводы баз транзисторов 2 и 3 образуют относительно «земли» два входа x1 и x2 логического элемента. Последовательно включены резистор 5, n-p-n транзистор 6, резистор 7 и n-p-n транзистор 8. Свободный вывод резистора 5 подсоединён к выходу (плюсовой вывод) источника 1 питающего постоянного напряжения. Общий вывод этого резистора и коллектора транзистора 6 подключён к общему выводу коллекторов транзисторов 2 и 3. Эмиттер транзистора 8 заземлён. Последовательно между собой включены резистор 9, p-n-p транзистор 10 и резистор 11. Свободный вывод резистора 9 подсоединён к выходу источника 1. База транзистора 10 подключена к общему выводу резистора 5 и коллекторов транзисторов 2, 3 и 6. Общий вывод коллектора транзистора 10 и резистора 11 соединён с базой транзистора 6, а свободный вывод резистора 11 - с общим выводом резистора 7 и коллектора транзистора 8. Общий вывод резисторов 7, 11 и коллектора транзистора 8 образует относительно «земли» первый выход y - выход ИЛИ логического элемента.In the trigger logic element OR / OR-NOT, the common bus (negative terminal) of the source 1 of the supply DC voltage is grounded. Two npn transistors 2 and 3 are connected in parallel. Resistor 4 is connected between the common terminal of the emitters of these two transistors and the ground. The terminals of the bases of transistors 2 and 3 form two inputs x 1 and x 2 of the logic element relative to the ground. Resistor 5, npn transistor 6, resistor 7 and npn transistor 8 are connected in series. The free terminal of resistor 5 is connected to the output (positive terminal) of supply 1 of the DC voltage. The common terminal of this resistor and the collector of transistor 6 is connected to the common terminal of the collectors of transistors 2 and 3. The emitter of transistor 8 is grounded. Resistor 9, pnp transistor 10 and resistor 11 are connected in series with each other. Free terminal of resistor 9 is connected to the output of source 1. The base of transistor 10 is connected to the common terminal of resistor 5 and collectors of transistors 2, 3 and 6. Common terminal of collector of transistor 10 and resistor 11 connected to the base of the transistor 6, and the free terminal of the resistor 11 - with the common terminal of the resistor 7 and the collector of the transistor 8. The common terminal of the resistors 7, 11 and the collector of the transistor 8 forms the first output y relative to "ground" - the OR output of the logic element.

Последовательно включены p-n-p транзистор 12 и резистор 13. Эмиттер транзистора 12 подсоединён к общему выводу резистора 9 и эмиттера транзистора 10. Последовательно включены резистор 14, n-p-n транзистор 15, резистор 16 и n-p-n транзистор 17. Свободный вывод резистора 14 подсоединён к выходу источника 1. Общий вывод этого резистора и коллектора транзистора 15 подключён к базе транзистора 12. База транзистора 15 соединена с общим выводом коллектора транзистора 12 и резистора 13, а общий вывод резистора 16 и коллектора транзистора 17 - со свободным выводом резистора 13. Эмиттер транзистора 17 заземлён. Общий вывод резисторов 13, 16 и коллектора 17 образует относительно «земли» второй выход

Figure 00000001
- выход ИЛИ-НЕ логического элемента.The pnp transistor 12 and resistor 13 are connected in series. The emitter of the transistor 12 is connected to the common terminal of the resistor 9 and the emitter of the transistor 10. Resistor 14, npn transistor 15, resistor 16 and npn transistor 17 are connected in series. Resistor 14 free terminal is connected to the output of source 1. Common the terminal of this resistor and the collector of the transistor 15 is connected to the base of the transistor 12. The base of the transistor 15 is connected to the common terminal of the collector of the transistor 12 and the resistor 13, and the common terminal of the resistor 16 and the collector of the transistor 17 is connected to the free terminal of the resistor 13. The emitter of the transistor 17 is grounded. The common terminal of the resistors 13, 16 and the collector 17 forms a second output relative to the "ground"
Figure 00000001
- output OR-NOT of a logic element.

Резистор 18 включён между «землёй» и общим выводом базы транзистора 12, резистора 14 и коллектора транзистора 15; резистор 19 - между базой транзистора 8 и общим выводом резистора 13, резистора 16 и коллектора транзистора 17; резистор 20 - между базой транзистора 17 и общим выводом резистора 7, резистора 11 и коллектора транзистора 8.Resistor 18 is connected between “ground” and the common terminal of the base of transistor 12, resistor 14 and collector of transistor 15; resistor 19 - between the base of the transistor 8 and the common terminal of the resistor 13, resistor 16 and the collector of the transistor 17; resistor 20 - between the base of the transistor 17 and the common terminal of the resistor 7, resistor 11 and the collector of the transistor 8.

На фиг. 1 часть схемы на транзисторах 6, 10 и резисторах 5, 7, 9 и 11 является первым триггером на транзисторах противоположного типа проводимости. Часть схемы на транзисторах 12, 15 и резисторах 9, 13, 14 и 16 является вторым таким триггером. Резистор 9 входит и в первый, и во второй триггеры на транзисторах противоположного типа проводимости, и его можно называть общеэмиттерным резистором.In FIG. 1 part of the circuit on transistors 6, 10 and resistors 5, 7, 9 and 11 is the first trigger on transistors of the opposite conductivity type. The part of the circuit on transistors 12, 15 and resistors 9, 13, 14 and 16 is the second such trigger. Resistor 9 is included in both the first and the second flip-flops on transistors of the opposite conductivity type, and it can be called a common emitter resistor.

Триггерный логический элемент ИЛИ/ИЛИ-НЕ работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или в районе ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт).Trigger logic gate OR / OR-NOT works as follows. Digital electronics use low and high electrical input and output signals. Low level - the logical zero level corresponds to the voltage values in the region of zero or in the region closer to zero, high level - the logical one level corresponds to the voltage values in the region of units of volts (often in the region of four volts).

Триггер на транзисторах 6, 10 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состояния оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 5 и 11 нулевые значения напряжения. Они прикладываются к базам транзисторов 6, 10, меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 6 и 10 открыты, их электрические токи создают напряжения в том числе на резисторах 5 и 11 больше по абсолютной величине и по значениям пороговых напряжений транзисторов и поддерживают транзисторы 6, 10 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера. Точно так же работает второй триггер на транзисторах 12 и 15 противоположного типа проводимости.A trigger on transistors 6, 10 of the opposite type of conductivity has two states of equilibrium. In the first (conditionally) state, both transistors are closed and do not conduct electric current. Then, including resistors 5 and 11, zero voltage values. They are applied to the bases of the transistors 6, 10, less than the threshold voltages of these transistors in absolute value and, as a result, keep these transistors in a closed state. In the second (conditionally) state, the transistors 6 and 10 are open, their electric currents create voltages, including across the resistors 5 and 11, more in absolute value and in terms of the values of the threshold voltages of the transistors and keep the transistors 6, 10 open. A trigger on transistors of the opposite type of conductivity, like other common triggers, goes from the first state to the second and vice versa when the control input voltages in their values exceed the voltage values of the corresponding trigger thresholds. The second flip-flop works in the same way on transistors 12 and 15 of the opposite conductivity type.

Работа логического элемента ИЛИ/ИЛИ-НЕ отражается таблицей истинности (фиг. 2), где x1 и x2 - условное отображение входные сигналов,

Figure 00000002
- условное отображение сигнала на первом (прямом) выходе логического элемента,
Figure 00000001
- условное отображение сигнала на втором (инверсном) выходе и N - номер строки по порядку. В соответствии с первой строкой таблицы истинности на оба входа x1 и x2 логического элемента поступают напряжения уровня логического нуля и в худшем случае состояние транзисторов 2 и 3 в районе их пороговых напряжений. Тогда значение силы электрического тока через резистор 5 весьма мало, малым является значение напряжения на этом резисторе, меньше напряжения порога срабатывания триггера, не влияет на состояние триггера на транзисторах 6 и 10 противоположного типа проводимости и не может его перевести во второе состояние. За счёт делителя на резисторах 14, 18 напряжение на базе транзистора 12 должно быть больше напряжения порога срабатывания второго триггера на транзисторах противоположного типа проводимости 12, 15 и этот триггер во втором состоянии. За счёт электрического тока транзисторов этого триггера на втором (инверсном)
Figure 00000003
выходе логического элемента высокий уровень напряжения - уровень логической единицы. Эмиттерный ток транзистора 12 создаёт на резисторе 9 падение напряжения, которое плюсом приложено через резистор 5 к базе p-n-p транзистора 10, дополнительно способствует его закрытому состоянию и соответственно первому состоянию триггера на транзисторах 6, 10. Нулевое значение силы электрического тока первого триггера на транзисторах противоположного типа проводимости создаёт на первом (прямом)
Figure 00000004
выходе логического элемента напряжение уровня логического нуля.The operation of the logical element OR / OR-NOT is reflected by the truth table (Fig. 2), where x 1 and x 2 are the conditional display of the input signals,
Figure 00000002
- conditional display of the signal at the first (direct) output of the logic element,
Figure 00000001
- conditional display of the signal at the second (inverse) output and N - line number in order. In accordance with the first line of the truth table, voltages of the logic zero level are supplied to both inputs x 1 and x 2 of the logic element and, in the worst case, the state of transistors 2 and 3 in the region of their threshold voltages. Then the value of the electric current through the resistor 5 is very small, the value of the voltage across this resistor is small, less than the trigger threshold voltage, does not affect the state of the trigger on transistors 6 and 10 of the opposite type of conductivity and cannot transfer it to the second state. Due to the divider on the resistors 14, 18, the voltage at the base of the transistor 12 must be greater than the voltage of the second trigger threshold on transistors of the opposite conductivity type 12, 15 and this trigger is in the second state. Due to the electric current of the transistors of this trigger on the second (inverse)
Figure 00000003
the output of the logic element is a high voltage level - the level of a logical unit. The emitter current of the transistor 12 creates a voltage drop across the resistor 9, which is positively applied through the resistor 5 to the base of the pnp transistor 10, additionally contributes to its closed state and, accordingly, to the first state of the trigger on transistors 6, 10. Zero value of the electric current of the first trigger on transistors of the opposite type conductivity creates on the first (direct)
Figure 00000004
the output of the logic element is the voltage of the logic zero level.

С инверсного выхода

Figure 00000001
логического элемента напряжение уровня логической единицы приложено к резистору 19, которое поддерживает транзистор 8 в открытом состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная ёмкость (сумма выходной ёмкости логического элемента и входной ёмкости нагрузки). Малое сопротивление открытого транзистора 8 уменьшает постоянную времени разряда эквивалентной паразитной ёмкости, тем самым уменьшает время разряда этой ёмкости и в результате заметно не ухудшается быстродействие схемы из-за имеющихся паразитных ёмкостей. С прямого выхода
Figure 00000004
логического нуля приложено к резистору 20, поэтому состояние транзистора 17 в худшем случае в районе его порогового напряжения. Сила тока этого транзистора весьма мала и электрический ток транзисторов 12, 15 почти полностью замыкается на внешнюю нагрузку, подключённую к инверсному выходу
Figure 00000001
.From inverse output
Figure 00000001
logic element voltage level of the logical unit is applied to the resistor 19, which keeps the transistor 8 in the open state. Then the previously charged equivalent parasitic capacitance (the sum of the output capacitance of the logic element and the input capacitance of the load) is discharged through this transistor. The low resistance of the open transistor 8 reduces the discharge time constant of the equivalent parasitic capacitance, thereby reducing the discharge time of this capacitance and, as a result, the speed of the circuit does not noticeably deteriorate due to the available parasitic capacitances. From direct output
Figure 00000004
a logical zero is applied to the resistor 20, so the state of the transistor 17 is in the worst case in the region of its threshold voltage. The current strength of this transistor is very small and the electric current of the transistors 12, 15 is almost completely closed to an external load connected to the inverse output
Figure 00000001
.

В соответствии с 2-4 строками таблицы истинности на один из входов логического или на оба входа x1 , x2 подаётся напряжение уровня логической единицы и сила электрического тока через резистор 5 от одного или двух транзисторов 2, 3 имеет повышенное значение. Соответственно повышенное значение напряжения на резисторе 5 с учётом наличия делителя на резисторах 14, 18 должно обеспечивать открытое состояние транзистора 10 и соответственно второе состояние триггера на транзисторах 6, 10. Электрические токи этих транзисторов создают на внешней нагрузке прямого выхода

Figure 00000004
напряжение уровня логической единицы. Напряжение на резисторе 9 плюсом приложено к базе p-n-p транзистор 12 через резистор 14, а минусом - к эмиттеру этого транзисторы. Это напряжение должно обеспечивать с учётом делителя на резисторах 14, 18 состояние транзистора 12 в районе порогового напряжения и в итоге первое состояние триггера на транзисторах 12, 15 противоположного типа проводимости. В результате на инверсном
Figure 00000001
выходе логического элемента имеется напряжение уровня логического нуля.In accordance with 2-4 lines of the truth table, one of the logic inputs or both inputs x 1 , x 2 is supplied with a logic-one level voltage and the electric current through resistor 5 from one or two transistors 2, 3 has an increased value. Accordingly, the increased value of the voltage across the resistor 5, taking into account the presence of a divider on the resistors 14, 18, should ensure the open state of the transistor 10 and, accordingly, the second state of the trigger on the transistors 6, 10. The electric currents of these transistors create a direct output on the external load
Figure 00000004
logical unit level voltage. The voltage across the resistor 9 is applied by a plus to the base of the pnp transistor 12 through a resistor 14, and by a minus to the emitter of this transistor. This voltage should ensure, taking into account the divider on the resistors 14, 18, the state of the transistor 12 in the region of the threshold voltage and, as a result, the first state of the trigger on the transistors 12, 15 of the opposite type of conductivity. As a result, on the inverse
Figure 00000001
the output of the logic gate has a voltage of the logic zero level.

С прямого выхода

Figure 00000004
логического элемента напряжение уровня логической единицы приложено к резистору 20 и поддерживает транзистор 17 в открытом состоянии. Через него сравнительно быстро разряжается ранее заряженная эквивалентная паразитная ёмкость. Эта ёмкость зарядилась в предыдущий период, когда на инверсном выходе
Figure 00000001
значение напряжения равнялось уровню логической единицы. С инверсного выхода
Figure 00000001
логического элемента напряжение уровня логического нуля через резистор 19 прикладывается к базе транзистора 8 и поддерживает его состояние в районе порогового напряжения, поэтому электрический ток транзисторов 6, 10 почти полностью замыкается на внешнюю нагрузку, подключенную к прямому выходу
Figure 00000004
.From direct output
Figure 00000004
logic element voltage level of the logical unit is applied to the resistor 20 and keeps the transistor 17 in the open state. Through it, the previously charged equivalent parasitic capacitance is relatively quickly discharged. This capacity was charged in the previous period, when the inverse output
Figure 00000001
the voltage value was equal to the level of a logical unit. From inverse output
Figure 00000001
logic element, the voltage of the logic zero level through the resistor 19 is applied to the base of the transistor 8 and maintains its state in the region of the threshold voltage, therefore the electric current of the transistors 6, 10 is almost completely closed to the external load connected to the direct output
Figure 00000004
.

Таким образом, в триггерном логическом элементе ИЛИ/ИЛИ-НЕ сила электрического тока внешней нагрузки и по прямому выходу

Figure 00000004
, и по инверсному выходу
Figure 00000001
почти равна сумме силы токов двух транзисторов (6, 10 и 12, 15), что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки по каждому из двух выходов формирует только один из имеющихся транзисторов.Thus, in the trigger logic element OR / OR-NOT, the electric current of the external load and through the direct output
Figure 00000004
, and on the inverse output
Figure 00000001
almost equal to the sum of the currents of two transistors (6, 10 and 12, 15), which increases the load capacity of this logic element. In the prototype, the load electric current through each of the two outputs forms only one of the available transistors.

Claims (1)

Триггерный логический элемент ИЛИ/ИЛИ-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединён с общей шиной, параллельно включённые первый и второй n-p-n транзисторы, выводы баз которых образуют два входа логического элемента относительно общей шины, первый резистор, включённый между общей шиной и общим выводом эмиттеров первого и второго транзисторов, последовательно соединённые второй резистор и третий n-p-n транзистор, свободный вывод второго резистора подключён к плюсовому выводу источника питающего постоянного напряжения, а общий вывод этого второго резистора и коллектора третьего транзистора подсоединён к общему выводу коллекторов первого и второго транзисторов, третий резистор, подключённый к эмиттеру четвёртого n-p-n транзистора, четвёртый резистор, подключённый к базе пятого n-p-n транзистора, пятый резистор, один из выводов которого соединён с общей шиной, также имеется шестой тоже n-p-n транзистор, отличающийся тем, что изменено включение элементов, введены два дополнительных p-n-p транзистора и шесть дополнительных резисторов, первый дополнительный резистор включён между эмиттером третьего транзистора и коллектором пятого транзистора, общий вывод этого дополнительного резистора и коллектора пятого транзистора образует относительно общей шины первый выход (выход ИЛИ) логического элемента, последовательно между собой включены второй дополнительный резистор, первый дополнительный транзистор и третий дополнительный резистор, свободный вывод второго дополнительного резистора подключён к общему выводу второго резистора и плюсового вывода источника питающего постоянного напряжения, база первого дополнительного транзистора подсоединена к общему выводу второго резистора и коллекторов первого, второго и третьего транзисторов, общий вывод коллекторов первого дополнительного транзистора и третьего дополнительного резистора соединён с базой третьего транзистора, а свободный вывод последнего резистора - с общим выводом первого дополнительного резистора и коллектора пятого транзистора, последовательно между собой включены второй дополнительный транзистор и четвёртый дополнительный резистор, эмиттер второго дополнительного транзистора подключён к общему выводу второго дополнительного резистора и эмиттера первого дополнительного транзистора, общий вывод коллектора дополнительного транзистора и четвёртого дополнительного резистора подсоединён к базе четвёртого транзистора, свободный вывод четвёртого дополнительного резистора подключён к свободному выводу четвёртого резистора и их общий вывод соединён со свободным выводом третьего резистора, общий вывод последних трёх резисторов образует относительно общей шины второй выход (выход ИЛИ-НЕ) логического элемента, пятый дополнительный резистор включён между плюсовым выводом источника питающего постоянного напряжения и свободным выводом пятого дополнительного резистора, общий вывод пятого и дополнительного пятого резисторов подключён и к базе второго дополнительного, и к коллектору четвёртого транзисторов, коллектор шестого транзистора подключён к общему выводу третьего, четвёртого и дополнительного четвёртого резисторов, между базой шестого транзистора и общим выводом первого, третьего дополнительных резисторов и коллектора пятого транзистора включён шестой дополнительный резистор, эмиттер шестого транзистора соединён с общей шиной, общая шина заземлена. Trigger logic element OR / OR-NOT, containing a source of supply constant voltage, the negative terminal of which is connected to the common bus, the first and second npn transistors connected in parallel, the outputs of the bases of which form two inputs of the logic element relative to the common bus, the first resistor connected between the common bus and the common terminal of the emitters of the first and second transistors, the second resistor and the third npn transistor are connected in series, the free terminal of the second resistor is connected to the positive terminal of the supply constant voltage, and the common terminal of this second resistor and the collector of the third transistor is connected to the common terminal of the collectors of the first and second transistors , the third resistor, connected to the emitter of the fourth npn transistor, the fourth resistor, connected to the base of the fifth npn transistor, the fifth resistor, one of the terminals of which is connected to the common bus, there is also a sixth also npn transistor, characterized in that the switching on is changed elements, two additional pnp transistors and six additional resistors are introduced, the first additional resistor is connected between the emitter of the third transistor and the collector of the fifth transistor, the common terminal of this additional resistor and the collector of the fifth transistor forms the first output (OR output) of the logic element relative to the common bus, in series with each other the second additional resistor, the first additional transistor and the third additional resistor are included, the free terminal of the second additional resistor is connected to the common terminal of the second resistor and the positive terminal of the supply constant voltage source, the base of the first additional transistor is connected to the common terminal of the second resistor and the collectors of the first, second and third transistors , the common terminal of the collectors of the first additional transistor and the third additional resistor is connected to the base of the third transistor, and the free terminal of the last resistor is connected to the common terminal of the first additional the storage resistor and the collector of the fifth transistor, the second additional transistor and the fourth additional resistor are connected in series with each other, the emitter of the second additional transistor is connected to the common terminal of the second additional resistor and the emitter of the first additional transistor, the common terminal of the collector of the additional transistor and the fourth additional resistor is connected to the base of the fourth transistor , the free terminal of the fourth additional resistor is connected to the free terminal of the fourth resistor and their common terminal is connected to the free terminal of the third resistor, the common terminal of the last three resistors forms a second output (OR-NOT output) of the logic element relative to the common bus, the fifth additional resistor is connected between the positive terminal the source of the supply constant voltage and the free terminal of the fifth additional resistor, the common terminal of the fifth and additional fifth resistors is connected both to the base of the second additional, and to collector of the fourth transistors, the collector of the sixth transistor is connected to the common terminal of the third, fourth and additional fourth resistors, between the base of the sixth transistor and the common terminal of the first, third additional resistors and the collector of the fifth transistor, a sixth additional resistor is connected, the emitter of the sixth transistor is connected to a common bus, a common bus grounded.
RU2020104815A 2020-02-03 2020-02-03 Trigger logic element or/nor RU2726853C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2020104815A RU2726853C1 (en) 2020-02-03 2020-02-03 Trigger logic element or/nor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2020104815A RU2726853C1 (en) 2020-02-03 2020-02-03 Trigger logic element or/nor

Publications (1)

Publication Number Publication Date
RU2726853C1 true RU2726853C1 (en) 2020-07-16

Family

ID=71616485

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020104815A RU2726853C1 (en) 2020-02-03 2020-02-03 Trigger logic element or/nor

Country Status (1)

Country Link
RU (1) RU2726853C1 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2760206C1 (en) * 2021-03-31 2021-11-22 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element is not/or/and/or-not/and-not
RU2760464C1 (en) * 2021-04-28 2021-11-25 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element and-not
RU2767177C1 (en) * 2021-06-30 2022-03-16 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU) Trigger logic element or/nor
RU2767176C1 (en) * 2021-06-30 2022-03-16 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element nor
RU2827114C1 (en) * 2024-02-13 2024-09-23 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element or/nor on field-effect transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU362487A1 (en) * 1971-05-03 1972-12-13 PAT? SH'Sh- [1HSG'E ^: cpd
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2710937C1 (en) * 2018-10-09 2020-01-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggering logic element nor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU362487A1 (en) * 1971-05-03 1972-12-13 PAT? SH'Sh- [1HSG'E ^: cpd
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2710937C1 (en) * 2018-10-09 2020-01-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggering logic element nor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
МАНАЕВ Е.И., "Основы радиоэлектроники", Москва, Радио и связь, 1985, стр. 342, рис. 14.23. *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2760206C1 (en) * 2021-03-31 2021-11-22 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element is not/or/and/or-not/and-not
RU2760464C1 (en) * 2021-04-28 2021-11-25 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element and-not
RU2767177C1 (en) * 2021-06-30 2022-03-16 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU) Trigger logic element or/nor
RU2767176C1 (en) * 2021-06-30 2022-03-16 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element nor
RU2827114C1 (en) * 2024-02-13 2024-09-23 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element or/nor on field-effect transistors

Similar Documents

Publication Publication Date Title
RU2726853C1 (en) Trigger logic element or/nor
RU2715178C1 (en) Trigger logic element on field-effect transistors
RU2710962C1 (en) Trigger logic element or
RU2710950C1 (en) Trigger logic element or on field-effect transistors
RU2710937C1 (en) Triggering logic element nor
RU2704748C1 (en) Flip-flop logic element not on field-effect transistors
RU2693297C1 (en) Triggered asynchronous rs flip-flop
RU2727613C1 (en) Triggering and/nand logic element
RU2689198C1 (en) Triggering asynchronous d-trigger
RU2710845C1 (en) Trigger logic element not
RU2805495C2 (en) Trigger logic element or/or-not
RU2767177C1 (en) Trigger logic element or/nor
RU2767176C1 (en) Trigger logic element nor
RU2760206C1 (en) Trigger logic element is not/or/and/or-not/and-not
RU2728954C1 (en) Trigger logic element and
RU2783403C1 (en) Trigger gate and-not/or-not
US3050641A (en) Logic circuit having speed enhancement coupling
RU2721386C1 (en) Trigger two-stage rs flip-flop
RU2771668C1 (en) Trigger asynchronous d trigger
RU2792973C1 (en) Trigger logic element and-not/or-not
RU2789166C1 (en) And/and-not trigger logic element
RU2797567C1 (en) Trigger logic element or
RU2760464C1 (en) Trigger logic element and-not
RU2827115C1 (en) Trigger synchronous d trigger
RU2785277C1 (en) Trigger gate and/or