RU2704748C1 - Flip-flop logic element not on field-effect transistors - Google Patents

Flip-flop logic element not on field-effect transistors Download PDF

Info

Publication number
RU2704748C1
RU2704748C1 RU2019110496A RU2019110496A RU2704748C1 RU 2704748 C1 RU2704748 C1 RU 2704748C1 RU 2019110496 A RU2019110496 A RU 2019110496A RU 2019110496 A RU2019110496 A RU 2019110496A RU 2704748 C1 RU2704748 C1 RU 2704748C1
Authority
RU
Russia
Prior art keywords
field
additional
resistor
effect transistor
transistor
Prior art date
Application number
RU2019110496A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Максим Сергеевич Брусов
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2019110496A priority Critical patent/RU2704748C1/en
Application granted granted Critical
Publication of RU2704748C1 publication Critical patent/RU2704748C1/en

Links

Images

Landscapes

  • Logic Circuits (AREA)

Abstract

FIELD: digital circuitry.
SUBSTANCE: invention relates to digital circuitry, automation and industrial electronics. In flip-flop logic element NOT on field transistor there are five additional resistors and additional field transistor with induced n-type channel, common lead of first additional resistor, source and substrate of second field transistor is connected to drain of first field transistor, common output of third additional resistor and drain of additional field transistor is connected to gate of second field transistor, gate of the last transistor is connected to the common output of the second additional resistor and the drain of the second field-effect transistor, the free terminal of the fourth additional resistor is connected to the free terminal of the second additional resistor and their common output forms the output of the logic element relative to "ground", fifth additional resistor is connected between the "ground" and common output of the third additional resistor, gate of the second field transistor and drain of the additional field transistor.
EFFECT: high load-carrying capacity of trigger logic element NOT on field transistors.
1 cl, 2 dwg

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuitry, automation and industrial electronics. It, in particular, can be used in blocks of computer technology built on logic elements.

Известен инвертор [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. – М.: Высшая школа, 2004, стр. 612, рис. 8.16 а], содержащий два полевых транзистора с индуцированными каналами р-типа, два полевых транзистора с индуцированными каналами n-типа и источник постоянного напряжения.Known inverter [Gusev V.G., Gusev Yu.M. Electronics and microprocessor technology. - M.: Higher School, 2004, p. 612, Fig. 8.16 a] containing two field effect transistors with induced p-type channels, two field effect transistors with induced n-type channels and a constant voltage source.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток нагрузки определяется двумя последовательно соединенными полевыми транзисторами с индуцированными каналами р-типа. Поэтому силу электрического тока нагрузки определяет сила электрического тока по сути одного транзистора. Если бы сила электрического тока нагрузки равнялась сумме силы токов двух транзисторов, то это привело бы к увеличению максимальной силы тока внешней нагрузки и в результате к повышению нагрузочной способности.Its disadvantage is that it has a small load capacity. The electric load current is determined by two series-connected field effect transistors with induced p-type channels. Therefore, the strength of the electric current of the load is determined by the strength of the electric current in essence of one transistor. If the strength of the electric load current was equal to the sum of the current strengths of two transistors, this would lead to an increase in the maximum current strength of the external load and, as a result, to an increase in the load capacity.

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа инвертор [Манаев Е.И. Основы радиоэлектроники. – М.: Радио и связь, 1985, стр. 347, рис. 14.29], содержащий один полевой транзистор с индуцированным каналом p-типа, один полевой транзистор с индуцированным каналом n-типа и источник постоянного напряжения.The closest in technical essence and the achieved result is the inverter selected as a prototype [Manaev E.I. Fundamentals of Radio Electronics. - M.: Radio and Communications, 1985, p. 347, Fig. 14.29], containing one field-effect transistor with an induced channel of p-type, one field effect transistor with an induced channel of n-type and a constant voltage source.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного транзистора формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это привело бы к увеличению максимальной силы тока внешней нагрузки и в результате к повышению нагрузочной способности.Its disadvantage is its low load capacity. The electric current of only one transistor generates an external load current. If it were possible to increase the number of transistors forming the load current, then this would lead to an increase in the maximum current strength of the external load and, as a result, to an increase in the load capacity.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента НЕ на полевых транзисторах.The problem to which the invention is directed, is to increase the load capacity of the trigger logic element NOT on field-effect transistors.

Это достигается тем, что в триггерный логический элемент НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, первый полевой транзистор с индуцированным каналом n-типа, исток и подложка которого заземлены, а вывод затвора образует вход логического элемента относительно «земли», и второй полевой транзистор с индуцированным каналом p-типа, подложка которого соединена с его истоком, введены пять дополнительных резисторов и дополнительный полевой транзистор с индуцированным каналом n-типа, последовательно между собой включены первый дополнительный резистор, второй полевой транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подключен к выходу источника питающего постоянного напряжения, общий вывод этого резистора, истока и подложки второго полевого транзистора соединен со стоком первого полевого транзистора, последовательно между собой включены третий дополнительный резистор, дополнительный полевой транзистор и четвертый дополнительный резистор, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора и выхода источника питающего постоянного напряжения, общий вывод третьего дополнительного резистора и стока дополнительного полевого транзистора соединен с затвором второго полевого транзистора, подложка дополнительного полевого транзистора подключена к общему выводу четвертого дополнительного резистора и истока дополнительного полевого транзистора, затвор последнего транзистора соединен с общим выводом второго дополнительного резистора и стока второго полевого транзистора, свободный вывод четвертого дополнительного резистора подключен к свободному выводу второго дополнительного резистора и их общий вывод образует выход логического элемента относительно «земли», пятый дополнительный резистор включен между «землей» и общим выводом третьего дополнительного резистора, затвора второго полевого транзистора и стока дополнительного плевого транзистора.This is achieved by the fact that the trigger logic element is NOT on field-effect transistors containing a source of supplying DC voltage, the common bus (negative terminal) of which is grounded, the first field-effect transistor with an induced n-type channel, the source and substrate of which are grounded, and the gate terminal forms an input logic element relative to the "ground", and a second field-effect transistor with an induced p-type channel, the substrate of which is connected to its source, five additional resistors and an additional field-effect transistor with ind with a n-type channel, the first additional resistor, the second field effect transistor and the second additional resistor are connected in series, the free output of the first additional resistor is connected to the output of the supply DC voltage, the common output of this resistor, the source and substrate of the second field effect transistor is connected to the drain of the first a field effect transistor, a third additional resistor, an additional field effect transistor and a fourth additional resistor are connected in series with each other, the free terminal of the third additional resistor is connected to the common terminal of the first additional resistor and the output of the DC supply source, the common terminal of the third additional resistor and the drain of the additional field effect transistor is connected to the gate of the second field effect transistor, the substrate of the additional field effect transistor is connected to the common terminal of the fourth additional resistor and the source of the additional field transistor, the gate of the last transistor is connected to the common output of the second additional an additional resistor and a drain of the second field-effect transistor, the free output of the fourth additional resistor is connected to the free output of the second additional resistor and their common output forms the output of the logic element relative to ground, the fifth additional resistor is connected between the ground and the common terminal of the third additional resistor, the gate of the second field-effect transistor and drain additional field-effect transistor.

Сущность изобретения поясняется чертежом (фиг.1), на (фиг.2) отображается работа логического элемента НЕ, где N – номер строки по порядку, х – условное отображение входного сигнала и y – условное отображение выходного сигнала. The invention is illustrated by the drawing (figure 1), figure (2) shows the operation of the logical element NOT, where N is the line number in order, x is the conditional display of the input signal and y is the conditional display of the output signal.

Первая строка табл. соответствует тому, что на входе х имеется уровень логического нуля (низкий уровень напряжения). The first row of the table. corresponds to the fact that at the input x there is a logic zero level (low voltage level).

В триггерном логическом элементе не на полевых транзисторах общая шина (минусовой вывод) источника 1 питающего постоянного напряжения заземлена, выход его соединен с одним из выводов резистора 2, а свободный вывод последнего – со стоком полевого транзистора 3 с индуцированным каналом n-типа. Вывод затвора этого транзистора образует вход логического элемента относительно «земли». Исток и подложка транзистора 3 заземлены. Последовательно между собой включены полевой транзистор 4 с индуцированным каналом p-типа и резистор 5. Исток и подложка транзистора 4 соединены с общим выводом резистора 2 и стока полевого транзистора 3. Также последовательно между собой включены резистор 6, полевой транзистор 7 и резистор 8. Свободный вывод резистора 6 подключен к общему выводу резистора 2 и источника 1 питающего постоянного напряжения. Общий вывод резистора 6 и стока транзистора 7 соединен с затвором полевого транзистора 4. Затвор транзистора 7 подключен к общему выводу резистора 5 и стока полевого транзистора 4, а подложка транзистора 7 соединена с общим выводом истока этого транзистора и резистора 8. Свободный вывод последнего резистора соединен со свободным выводом резистора 5 и их общий вывод образует выход логического элемента относительно «земли». Резистор 9 включен между «землей» и общим выводом резистора 6, затвора транзистора 4 и стока транзистора 7. Для наглядности на фиг.1 пунктирными линиями показан подключение внешней нагрузки Rн. Часть схемы на транзисторах 4, 7 и резисторах 2, 5, 6 и 8 является триггером на полевых транзисторах противоположного типа проводимости.In a trigger logic element other than field-effect transistors, the common bus (minus terminal) of source 1 of the supply DC voltage is grounded, its output is connected to one of the terminals of resistor 2, and the free terminal of the latter is connected to the drain of field-effect transistor 3 with an induced n-type channel. The gate output of this transistor forms the input of the logic element relative to the ground. The source and substrate of the transistor 3 are grounded. Field-effect transistor 4 with an induced p-type channel and resistor 5 are connected in series. The source and substrate of transistor 4 are connected to the common terminal of resistor 2 and drain of field-effect transistor 3. Also, resistor 6, field-effect transistor 7, and resistor 8 are connected in series with each other. the output of the resistor 6 is connected to the common output of the resistor 2 and the source 1 of the supply DC voltage. The common terminal of the resistor 6 and the drain of the transistor 7 is connected to the gate of the field-effect transistor 4. The gate of the transistor 7 is connected to the common terminal of the resistor 5 and the drain of field-effect transistor 4, and the substrate of the transistor 7 is connected to the common terminal of the source of this transistor and resistor 8. The free terminal of the last resistor is connected with the free output of the resistor 5 and their common output forms the output of the logic element relative to the "ground". A resistor 9 is connected between the ground and the common terminal of the resistor 6, the gate of the transistor 4 and the drain of the transistor 7. For clarity, figure 1 shows the connection of an external load R n with dashed lines. Part of the circuit on transistors 4, 7 and resistors 2, 5, 6 and 8 is a trigger on field-effect transistors of the opposite type of conductivity.

Триггерный логический элемент НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы с низким и высоким уровнем напряжения. Низкий уровень – уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень – уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт). The trigger logic element NOT on field effect transistors works as follows. Digital electronics use low and high voltage input and output electrical signals. Low level - logical zero level corresponds to voltage values in the zero region (closer to zero), high level - logical unit level corresponds to voltage values in the region of volts (often in the region of four volts).

Он не превышает порогового напряжения полевого транзистора 3, этот транзистор не проводит электрический ток и не влияет на состояние триггера на транзисторах 4, 7 противоположного типа проводимости. Первое (условно) состояние этого триггера соответствует закрытому состоянию обоих транзисторов и нулевые значениям силы электрического тока через резисторы 2, 5, 6 и 8. Такой ток определяет нулевые значения напряжения в том числе на резисторах 5, 6. Эти напряжения приложены к затворам транзисторов 4 и 7, меньше по абсолютной величине пороговых напряжений этих транзисторов и поддерживают их в закрытом состоянии. Во втором (условно) состоянии транзисторы 4, 7 триггера открыты, их электрические токи создают в том числе на резисторах 5, 6 значения напряжений по абсолютной величине превышающие пороговые напряжения и тем самым поддерживают их в открытом состоянии. Обсуждаемый триггер переходит из первого состояния во второе и наоборот, если значения управляющих напряжений превысят пороговое напряжение триггера на транзисторах 4 и 7. Значение сопротивления резистора 9 может обеспечить на резисторе 6 значение напряжения по абсолютной величине превышающее пороговое напряжение триггера и обеспечивать его второе состояние. Тогда транзисторы 4 и 7 открыты, что обеспечивает на выходе логического элемента и на внешней нагрузке Rн уровень логической единицы (высокий уровень напряжения).It does not exceed the threshold voltage of the field effect transistor 3, this transistor does not conduct electric current and does not affect the state of the trigger on transistors 4, 7 of the opposite type of conductivity. The first (conditionally) state of this trigger corresponds to the closed state of both transistors and zero values of electric current through resistors 2, 5, 6 and 8. This current determines zero voltage values including resistors 5, 6. These voltages are applied to the gates of transistors 4 and 7, are smaller in absolute value of the threshold voltages of these transistors and keep them closed. In the second (conditionally) state, the trigger transistors 4, 7 are open, their electric currents create, including on resistors 5, 6, voltage values in absolute value exceeding the threshold voltages and thereby maintain them in the open state. The trigger under discussion passes from the first state to the second and vice versa if the control voltage values exceed the trigger threshold voltage on transistors 4 and 7. The resistance value of resistor 9 can provide an absolute value of voltage across resistor 6 that exceeds the trigger threshold voltage and provide its second state. Then the transistors 4 and 7 are open, which provides at the output of the logic element and at the external load R n the level of the logical unit (high voltage level).

В соответствии со второй строкой табл. на вход х поступает высокий уровень напряжения. Он обеспечивает в транзисторе 3 повышенную силу электрического тока, которая создает на резисторе 2 повышенное значение напряжения превышающее по абсолютной величине порог срабатывания триггера на транзисторах 4, 7 с учетом напряжения на резисторе 6 первое состояние. Тогда нулевые значения силы токов транзисторов 4, 7 создают на выходе логического элемента НЕ и на его внешней нагрузке Rн напряжение уровня логического нуля (низкий уровень напряжения).In accordance with the second row of the table. input x receives a high voltage level. It provides an increased electric current in transistor 3, which creates an increased voltage on resistor 2 that exceeds the trigger threshold for transistors 4, 7 in absolute value, taking into account the voltage on resistor 6, the first state. Then the zero values of the current strength of the transistors 4, 7 create at the output of the logic element NOT and at its external load R n a voltage of the logic zero level (low voltage level).

Таким образом, в триггерном логическом элементе НЕ на полевых транзисторах сила электрического тока внешней нагрузки равна сумме силы токов не одного, а двух транзисторов, что повышает его нагрузочную способность.Thus, in the trigger logic element NOT on field effect transistors, the electric current strength of the external load is equal to the sum of the current strength of not one but two transistors, which increases its load capacity.

Claims (1)

Триггерный логический элемент НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, первый полевой транзистор с индуцированным каналом n-типа, исток и подложка которого заземлены, а вывод затвора образует вход логического элемента относительно «земли», и второй полевой транзистор с индуцированным каналом p-типа, подложка которого соединена с его истоком, отличающийся тем, что в него введены пять дополнительных резисторов и дополнительный полевой транзистор с индуцированным каналом n-типа, последовательно между собой включены первый дополнительный резистор, второй полевой транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подключен к выходу источника питающего постоянного напряжения, общий вывод этого резистора, истока и подложки второго полевого транзистора соединен со стоком первого полевого транзистора, последовательно между собой включены третий дополнительный резистор, дополнительный полевой транзистор и четвертый дополнительный резистор, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора и выхода источника питающего постоянного напряжения, общий вывод третьего дополнительного резистора и стока дополнительного полевого транзистора соединен с затвором второго полевого транзистора, подложка дополнительного полевого транзистора подключена к общему выводу четвертого дополнительного резистора и истока дополнительного полевого транзистора, затвор последнего транзистора соединен с общим выводом второго дополнительного резистора и стока второго полевого транзистора, свободный вывод четвертого дополнительного резистора подключен к свободному выводу второго дополнительного резистора и их общий вывод образует выход логического элемента относительно «земли», пятый дополнительный резистор включен между «землей» и общим выводом третьего дополнительного резистора, затвора второго полевого транзистора и стока дополнительного плевого транзистора. The trigger logic element is NOT on field-effect transistors, containing a source of supplying DC voltage, the common bus (minus terminal) of which is grounded, the first field-effect transistor with an induced n-type channel, the source and substrate of which are grounded, and the gate terminal forms the input of the logic element relative to ground , and a second field-effect transistor with an induced p-type channel, the substrate of which is connected to its source, characterized in that five additional resistors and an additional field effect transistor with and by an n-type induced channel, the first additional resistor, the second field effect transistor and the second additional resistor are connected in series, the free output of the first additional resistor is connected to the output of the supply DC voltage, the common output of this resistor, the source and substrate of the second field effect transistor is connected to the drain of the first field transistor, a third additional resistor, an additional field effect transistor and a fourth additional resistor are connected in series with each other p, the free terminal of the third additional resistor is connected to the common terminal of the first additional resistor and the output of the supply DC voltage, the common terminal of the third additional resistor and drain of the additional field effect transistor is connected to the gate of the second field effect transistor, the substrate of the additional field effect transistor is connected to the common terminal of the fourth additional resistor and the source of the additional field-effect transistor, the gate of the last transistor is connected to the common output of the second to additional resistor and drain of the second field-effect transistor, the free output of the fourth additional resistor is connected to the free output of the second additional resistor and their common output forms the output of the logic element relative to the ground, the fifth additional resistor is connected between the ground and the common terminal of the third additional resistor, the gate of the second field-effect transistor and drain additional field-effect transistor.
RU2019110496A 2019-04-09 2019-04-09 Flip-flop logic element not on field-effect transistors RU2704748C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019110496A RU2704748C1 (en) 2019-04-09 2019-04-09 Flip-flop logic element not on field-effect transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019110496A RU2704748C1 (en) 2019-04-09 2019-04-09 Flip-flop logic element not on field-effect transistors

Publications (1)

Publication Number Publication Date
RU2704748C1 true RU2704748C1 (en) 2019-10-30

Family

ID=68500467

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019110496A RU2704748C1 (en) 2019-04-09 2019-04-09 Flip-flop logic element not on field-effect transistors

Country Status (1)

Country Link
RU (1) RU2704748C1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2756096C1 (en) * 2020-12-16 2021-09-28 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) Trigger logic element and-not/or-not on field-effect transistors
RU2763152C1 (en) * 2021-05-27 2021-12-27 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2763585C1 (en) * 2021-05-27 2021-12-30 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU) Trigger logic element and/and-not on field-effect transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3299291A (en) * 1964-02-18 1967-01-17 Motorola Inc Logic elements using field-effect transistors in source follower configuration
SU573884A1 (en) * 1976-04-09 1977-09-25 Московский Институт Электронного Машиностроения Not logical element
SU1742993A1 (en) * 1989-11-09 1992-06-23 Ленинградское объединение электронного приборостроения "Светлана" Plic-type shottky-barrier logical gate built around field- effect transistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3299291A (en) * 1964-02-18 1967-01-17 Motorola Inc Logic elements using field-effect transistors in source follower configuration
SU573884A1 (en) * 1976-04-09 1977-09-25 Московский Институт Электронного Машиностроения Not logical element
SU1742993A1 (en) * 1989-11-09 1992-06-23 Ленинградское объединение электронного приборостроения "Светлана" Plic-type shottky-barrier logical gate built around field- effect transistors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
МАНАЕВ Е.И., Основы радиоэлектроники, Москва, Радио и связь, 1990, стр. 340, рис. 14.29. *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2756096C1 (en) * 2020-12-16 2021-09-28 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) Trigger logic element and-not/or-not on field-effect transistors
RU2763152C1 (en) * 2021-05-27 2021-12-27 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2763585C1 (en) * 2021-05-27 2021-12-30 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU) Trigger logic element and/and-not on field-effect transistors

Similar Documents

Publication Publication Date Title
RU2710950C1 (en) Trigger logic element or on field-effect transistors
RU2693298C1 (en) Triggering logic element nor on field transistors
RU2704748C1 (en) Flip-flop logic element not on field-effect transistors
RU2693306C1 (en) Trigger logic element nand on field transistors
US3260863A (en) Threshold circuit utilizing field effect transistors
RU2715178C1 (en) Trigger logic element on field-effect transistors
US4581545A (en) Schmitt trigger circuit
RU2710962C1 (en) Trigger logic element or
RU2710937C1 (en) Triggering logic element nor
US20190123747A1 (en) Inverter with balanced voltages across internal transistors
US9218009B2 (en) Power supply of a load at a floating-potential
CN105897246B (en) Voltage level shifter for high voltage applications
RU2756096C1 (en) Trigger logic element and-not/or-not on field-effect transistors
RU2779928C2 (en) Trigger logic element or/or-not on field transistors
RU2795046C1 (en) Trigger logic element or-not of field-effect transistors
RU2763152C1 (en) Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2702051C1 (en) Trigger synchronous r-s trigger on field-effect transistors
RU2827114C1 (en) Trigger logic element or/nor on field-effect transistors
RU2689197C1 (en) Triggering asynchronous d trigger on field-effect transistors
RU2813863C1 (en) Trigger logic element nand/nor on field-effect transistors
RU2759863C1 (en) Trigger logic element and/or on field transistors
RU2813862C1 (en) Trigger logic element and-or on field-effect transistors
RU2797037C1 (en) Trigger logic element or with field-effect transistors
RU2763585C1 (en) Trigger logic element and/and-not on field-effect transistors
RU2693299C1 (en) Trigger-type asynchronous rs flip-flop on field transistors

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20210410