RU2693298C1 - Triggering logic element nor on field transistors - Google Patents

Triggering logic element nor on field transistors Download PDF

Info

Publication number
RU2693298C1
RU2693298C1 RU2018136354A RU2018136354A RU2693298C1 RU 2693298 C1 RU2693298 C1 RU 2693298C1 RU 2018136354 A RU2018136354 A RU 2018136354A RU 2018136354 A RU2018136354 A RU 2018136354A RU 2693298 C1 RU2693298 C1 RU 2693298C1
Authority
RU
Russia
Prior art keywords
field
resistor
output
effect transistor
transistors
Prior art date
Application number
RU2018136354A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2018136354A priority Critical patent/RU2693298C1/en
Application granted granted Critical
Publication of RU2693298C1 publication Critical patent/RU2693298C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: industrial electronics.
SUBSTANCE: invention relates to digital circuitry, automation and industrial electronics. In particular, it can be used in units of computer equipment, built on logic elements. Disclosed is a triggering logic element NOR on field transistors, which comprises four field transistors, five resistors and a source of direct-current supply voltage. Novelty is that it includes five resistors and an additional field transistor, as well as switching on elements.
EFFECT: technical result is increased loading capacity of triggering logic element NOR on field transistors.
1 cl, 1 dwg, 1 tbl

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuit design, automation and industrial electronics. It, in particular, can be used in blocks of computing technology built on logical elements.

Известен двухвходовой логический элемент ИЛИ-НЕ [Шило В.Л. Популярные цифровые микросхемы. - М.: Радио и связь, 1987, стр. 348, рис. 1.21, в], содержащий шесть транзисторов, пять резисторов и один диод.The two-input logical element OR NIE is known [Shylo V.L. Popular digital circuits. - M .: Radio and communication, 1987, p. 348, fig. 1.21, in], containing six transistors, five resistors and one diode.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного из имеющихся транзисторов формирует электрический ток внешней нагрузки на каждом из двух выводов. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, из общего числа имеющихся транзисторов, то это привело бы к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению нагрузочной способности. Its disadvantage is that it has a low load capacity. The electric current of only one of the existing transistors generates an external load electric current on each of the two terminals. If it were possible to increase the number of transistors that form the load current, out of the total number of transistors available, this would increase the maximum electric current of the external load of the logic element and, as a result, increase the load capacity.

Известен триггер с дополнительной симметрией [Гольденберг Л.М., Импульсные и цифровые устройства. - М.: Связь, 1973, стр. 275, рис. 4.18, в], содержащий два транзистора, четыре резистора и три источника постоянных питающих напряжений.Known trigger with additional symmetry [Goldenberg LM, Pulse and digital devices. - M .: Communication, 1973, p. 275, fig. 4.18, in], containing two transistors, four resistors and three sources of constant supply voltage.

Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. относительно небольшая часть электрического тока, потребляемого от источника постоянного питающего напряжения, образует электрический ток внешней нагрузки. Это объясняется тем, что одну внешнюю нагрузку в рассматриваемой схеме можно подключать к коллектору или к эмиттеру только одного из двух имеющихся транзисторов. Если бы в формировании электрического тока внешней нагрузки участвовали оба имеющихся транзистора, то это повысило бы нагрузочную способность триггера.The disadvantage of it is that it has a low load capacity, because A relatively small part of the electric current consumed from a constant voltage source forms the electric current of an external load. This is explained by the fact that one external load in the considered circuit can be connected to the collector or to the emitter of only one of the two available transistors. If both existing transistors were involved in the formation of the electric current of the external load, this would increase the load capacity of the trigger.

Наиболее близким по технической сущности и достигаемому результату является выбранная в качестве прототипа часть схемы трёхвходового логического элемента ИЛИ-НЕ на полевых транзисторах [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 610, рис. 8.14 в], представляющая собой двухвходовой логический элемент ИЛИ-НЕ на полевых транзисторах, содержащая четыре полевых транзистора и источник питающего постоянного напряжения. Структура приведённого логического элемента является простой - с добавлением каждого последующего входа (3, 4, ...) добавляется один полевой транзистор в их параллельное включение и один полевой транзистор в их ярусное включение, поэтому выделить двухвходовой элемент ИЛИ-НЕ не представляется трудным. Для этого следует удалить один полевой транзистор из параллельного их соединения и связанный с ним один полевой транзистор из ярусного включения транзисторов.The closest in technical essence and the achieved result is selected as a prototype part of the scheme of a three-input logic element OR-NOT on field-effect transistors [Gusev VG, Gusev Yu.M. Electronics and microprocessor technology. - M .: Higher School, 2004, p. 610, fig. 8.14 c], which is a two-input logic element OR-NOT on field-effect transistors, containing four field-effect transistors and a source of supplying DC voltage. The structure of the given logic element is simple - with the addition of each subsequent input (3, 4, ...), one field-effect transistor is added to their parallel connection and one field-effect transistor in their level connection, therefore, it is not difficult to select a two-input element OR. To do this, remove one field-effect transistor from their parallel connection and the associated one field-effect transistor from the long-range switching transistors.

Недостаток прототипа заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора. В ярусной части схемы полевые транзисторы включены последовательно, тогда сила электрического тока одного транзистора равна силе электрического тока другого транзистора, а эквивалентная сила электрического тока по существу равна силе электрического тока одного транзистора. И этот ток замыкается на внешнюю нагрузку. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы электрических токов первого и второго транзисторов, то это повысило бы нагрузочную способность логического элемента ИЛИ-НЕ.The disadvantage of the prototype lies in the fact that it has a small load capacity, since the strength of the electric current of the external load is determined by the strength of the electric current of one field-effect transistor. In the longline of the circuit, the field-effect transistors are connected in series, then the electric current of one transistor is equal to the electric current of the other transistor, and the equivalent electric current is essentially equal to the electric current of one transistor. And this current is closed to the external load. If it were possible to obtain that the force of the electric current of the load was equal to the sum of the force of the electric currents of the first and second transistors, then this would increase the load capacity of the OR-NOT logic element.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента ИЛИ-НЕ на полевых транзисторах. The problem to which the invention is directed, is to increase the load capacity of the trigger logic element OR NOT on field-effect transistors.

Это достигается тем, что в триггерный логический элемент ИЛИ-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединённые два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента ИЛИ-НЕ, также имеется третий полевой транзистор, но с индуцированным p-каналом, подложка которого соединена с его истоком, введены пять резисторов и дополнительный полевой транзистор, а также изменено включение элементов, первый резистор включен между выходом источника питающего постоянного напряжения и общим выводом истока и подложки третьего полевого транзистора, последний общий вывод соединён с общим выводом стоков параллельно включенных первого и второго полевых транзисторов, второй резистор включен между стоком третьего полевого транзистора и выводом выхода относительно «земли» логического элемента ИЛИ-НЕ, последовательно между собой включены третий резистор, дополнительный полевой транзистор с индуцированным каналом n-типа и четвертый резистор, свободный вывод третьего резистора подсоединён к общему выводу первого резистора и выхода источника постоянного питающего напряжения, также общий вывод этого третьего резистора и стока дополнительного транзистора соединён с затвором третьего полевого транзистора, а затвор дополнительного полевого транзистора подключён к общему выводу второго резистора и стока третьего полевого транзистора, подложка дополнительного полевого транзистора соединена с его истоком, свободный вывод четвёртого резистора соединён с общим выводом второго резистора и вывода выхода логического элемента ИЛИ-НЕ, пятый резистор включен между «землёй» и общим выводом третьего резистора, затвора третьего полевого транзистора и стока дополнительного полевого транзистора.This is achieved by triggering an OR-NOT logic element on field-effect transistors containing a source of supplying DC voltage, the common bus (minus output) of which is grounded, two field-effect transistors connected to n-type induced channels, the sources and substrates of which are grounded, and the gate terminals form the first and second inputs relative to the "earth" of the OR-NOT logic element, there is also a third field effect transistor, but five cuts are introduced with the induced p-channel, the substrate of which is connected to its source, stator and additional field-effect transistor, as well as switching on the elements, the first resistor is connected between the output of the DC power supply source and the common source terminal and the substrate of the third field-effect transistor, the last common terminal is connected to the common drain terminal of the first and second field-effect transistors connected in parallel between the drain of the third field-effect transistor and the output of the output relative to the "earth" of the OR-NOT logic element, a third resistor is connected in series with each other, up to An additional field-effect transistor with an induced n-type channel and the fourth resistor, the free terminal of the third resistor is connected to the common terminal of the first resistor and the output of the constant supply voltage source, the common terminal of this third resistor and the drain of the additional transistor, and the gate of the additional one the field-effect transistor is connected to the common terminal of the second resistor and the drain of the third field-effect transistor; the substrate of the additional field-effect transistor is connected with its source, the free output of the fourth resistor is connected to the common output of the second resistor and the output terminal of the logic element OR NOT, the fifth resistor is connected between the ground and the common output of the third resistor, the gate of the third field-effect transistor and the drain of the additional field-effect transistor.

Сущность изобретения поясняется чертежом (фиг. 1).The invention is illustrated in the drawing (Fig. 1).

В триггерном логическом элементе ИЛИ-НЕ на полевых транзисторах общая шина (вывод отрицательной полярности) источника 1 питающего постоянного напряжения заземлена. Между собой параллельно включены полевые транзисторы 2, 3 с индуцированными каналами n-типа. Истоки обоих полевых транзисторов и их подложки заземлены, а выводы затворов образуют первый (

Figure 00000001
) и второй (
Figure 00000002
) входы относительно «земли» логического элемента ИЛИ-НЕ. Между собой последовательно включены резистор 4, полевой транзистор 5 с индуцированным каналом p-типа и резистор 6. Свободный вывод резистора 4 подсоединён к выходу источника 1 питающего постоянного напряжения. Подложка транзистора 5 соединена с его истоком и их общий вывод подключен к общему выводу двух стоков полевых транзисторов 2 и 3. Также последовательно между собой включены резистор 7, полевой транзистор 8 с индуцированным каналом n-типа и резистор 9. Свободный вывод резистора 7 подключен к общему выводу резистора 4 и выхода источника 1 питающего постоянного напряжения. Общий вывод резистора 7 и стока транзистора 8 подсоединён к затвору транзистора 5. Затвор транзистора 8 подключен к общему выводу резистора 6 и стока транзистора 5. Подложка транзистора 8 соединена с его истоком. Свободный вывод резистора 9 подключен к свободному выводу резистора 6 и их общий вывод образует выход относительно «земли» логического элемента ИЛИ-НЕ. Резистор 10 включен между «землей» и общим выводом резистора 7, затвора полевого транзистора 5 и стока транзистора 8. Для наглядности на фиг. 1 пунктирными линиями показано подключение внешней нагрузки
Figure 00000003
. Часть схемы на транзисторах 5, 8 и резисторах 4, 6, 7 и 9 является триггером на полевых транзисторах противоположного типа проводимости. In the triggering logic element OR-NOT on field-effect transistors, the common bus (negative polarity output) of the source 1 of the supply DC voltage is grounded. In parallel, field-effect transistors 2, 3 with induced n-type channels are connected in parallel. The sources of both field-effect transistors and their substrates are grounded, and the gate terminals form the first (
Figure 00000001
) and the second (
Figure 00000002
) inputs relative to the "earth" of the logical element OR NOT. Between each other, a resistor 4, a field-effect transistor 5 with an induced p-type channel and a resistor 6 are connected. The free output of resistor 4 is connected to the output of the source 1 of the supply DC voltage. The substrate of the transistor 5 is connected to its source and their common output is connected to the common output of two drains of field-effect transistors 2 and 3. Also resistor 7, field-effect transistor 8 with an induced n-type channel and resistor 9 are connected in series. The free output of resistor 7 is connected to common output resistor 4 and the output of the source 1 of the supply DC voltage. The common terminal of the resistor 7 and the drain of the transistor 8 is connected to the gate of the transistor 5. The gate of the transistor 8 is connected to the common terminal of the resistor 6 and the drain of the transistor 5. The substrate of the transistor 8 is connected to its source. The free output of the resistor 9 is connected to the free output of the resistor 6 and their common output forms the output relative to the "ground" of the logical element OR NOT. The resistor 10 is connected between the ground and the common terminal of the resistor 7, the gate of the field-effect transistor 5 and the drain of the transistor 8. For clarity, in FIG. 1 dashed lines show external load connection
Figure 00000003
. A part of the circuit on transistors 5, 8 and resistors 4, 6, 7 and 9 is a trigger on field-effect transistors of the opposite conductivity type.

Триггерный логический элемент ИЛИ-НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы с низким и высоким уровнем напряжения. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень - уровень логического единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт). Работа двухвходового логического элемента ИЛИ-НЕ отображается известной табл. 1, где N-номер строки по порядку,

Figure 00000001
и
Figure 00000002
- условное отображение входных сигналов и
Figure 00000004
- условное отображение выходного сигнала. The trigger logic element OR NOT field-effect transistors works as follows. Digital electronics use low and high voltage input and output electrical signals. Low level - the level of logical zero corresponds to the voltage values in the area of zero (closer to zero), high level - the level of the logical unit corresponds to the voltage values in the area of units of volts (often around four volts). The operation of the two-input logic element OR is NOT displayed known table. 1, where N is the line number in order,
Figure 00000001
and
Figure 00000002
- conditional display of input signals and
Figure 00000004
- conditional display of the output signal.

NN

Figure 00000001
Figure 00000001
Figure 00000002
Figure 00000002
Figure 00000004
Figure 00000004
 1one 00 00 1one 22 00 1one 00 33 1one 00 00 4four 1one 1one 00 Табл. 1Tab. one

Первая строка табл. 1 соответствует тому, что на двух входах (

Figure 00000001
Figure 00000001
,
Figure 00000002
Figure 00000002
) имеется уровень логического нуля (низкий уровень напряжения). Он не превышает пороговое напряжение и полевого транзистора 2, и транзистора 3, они не проводят электрический ток (закрыты) и не влияют на состояние триггера на транзисторах (5, 8) противоположного типа проводимости. Первое (условное) состояние этого триггера соответствует закрытому состоянию обоих транзисторов и нулевым значениям силы электрического тока через резисторы 4, 6, 7 и 9. Такой ток определяет нулевые значения напряжения в том числе на резисторах 6 и 7. Эти напряжения приложены к затворам транзисторов 5 и 8, меньше по абсолютной величине пороговых напряжений этих транзисторов и поддерживают их в закрытом состоянии. Во втором (условно) состоянии транзисторы 5, 8 триггера открыты, их электрические токи создают в том числе на резисторах 6, 7 значения напряжений по абсолютной величине превышающие пороговые напряжения транзисторов и тем самым поддерживают их в открытом состоянии. Обсуждаемый триггер переходит из первого состояния во второе и наоборот, если значения управляющих напряжений превысят пороговые напряжения триггера на транзисторах 5 и 8. Значение сопротивления резистора 10 может обеспечить на резисторе 7 значение напряжения превышающее пороговое напряжение триггера и обеспечивать его второе состояние. Тогда электрические токи транзисторов 5 и 8 обеспечивают на выходе логического элемента И-НЕ и на внешней нагрузке
Figure 00000003
Figure 00000003
уровень логической единицы (высокий уровень напряжения).The first line of the table. 1 corresponds to what is on the two inputs (
Figure 00000001
Figure 00000001
,
Figure 00000002
Figure 00000002
) there is a logic zero level (low voltage level). It does not exceed the threshold voltage and field-effect transistor 2, and transistor 3, they do not conduct electric current (closed) and do not affect the state of the trigger on the transistors (5, 8) of the opposite type of conductivity. The first (conditional) state of this trigger corresponds to the closed state of both transistors and zero values of the electric current through resistors 4, 6, 7 and 9. Such a current determines zero voltage values including resistors 6 and 7. These voltages are applied to the gates of transistors 5 and 8, less in absolute magnitude of the threshold voltages of these transistors and maintain them in the closed state. In the second (conditionally) state, the transistors 5, 8 of the trigger are open, their electric currents create, among other things, the resistors 6, 7, the voltage values in absolute value exceed the threshold voltages of the transistors and thus keep them open. The discussed trigger goes from the first state to the second and vice versa, if the values of control voltages exceed the threshold voltages of the trigger on transistors 5 and 8. The resistance value of the resistor 10 can provide a voltage on the resistor 7 that exceeds the trigger trigger voltage and provide its second state. Then the electric currents of transistors 5 and 8 provide the output of the NAND logic element and the external load.
Figure 00000003
Figure 00000003
logical unit level (high voltage level).

В соответствии со 2, 3 и 4 строками табл. 1 на один из входов или на оба входа

Figure 00000001
Figure 00000001
,
Figure 00000002
Figure 00000002
поступает высокий уровень напряжения. Он создаёт в одном или обоих транзисторах 2, 3 повышенную силу электрического тока, которая создаёт на резисторе 4 повышенное значение напряжения, превышающее порог срабатывания триггера на транзисторах 5, 8, и переводит его в первое состояние. Тогда нулевые значения силы токов транзисторов 5 и 8 создают на выходе логического элемента ИЛИ-НЕ и на его внешней нагрузке
Figure 00000003
Figure 00000003
напряжение уровня логического нуля.In accordance with the 2, 3 and 4 rows of the table. 1 to one of the inputs or both inputs
Figure 00000001
Figure 00000001
,
Figure 00000002
Figure 00000002
high voltage level arrives. It creates in one or both transistors 2, 3 an increased electric current, which creates an increased voltage on resistor 4 that exceeds the trigger threshold at transistors 5, 8, and converts it to the first state. Then the zero values of the currents of the transistors 5 and 8 create at the output of the logical element OR NOT and on its external load
Figure 00000003
Figure 00000003
voltage level of logical zero.

Таким образом, в триггерном логическом элементе ИЛИ-НЕ на полевых транзисторах сила электрического тока внешней нагрузке равна сумме силы токов не одного, а двух транзисторов, что повышает его нагрузочную способность.Thus, in a triggering logic element OR-NOT on field-effect transistors, the electric current external load is equal to the sum of the strength of the currents of not one, but two transistors, which increases its load capacity.

Claims (1)

Триггерный логический элемент ИЛИ-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединённые два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента ИЛИ-НЕ, также имеется третий полевой транзистор, но с индуцированным p-каналом, подложка которого соединена с его истоком, отличающийся тем, что в него введены пять резисторов и дополнительный полевой транзистор, а также изменено включение элементов, первый резистор включен между выходом источника питающего постоянного напряжения и общим выводом истока и подложки третьего полевого транзистора, последний общий вывод соединён с общим выводом стоков параллельно включенных первого и второго полевых транзисторов, второй резистор включен между стоком третьего полевого транзистора и выводом выхода относительно «земли» логического элемента ИЛИ-НЕ, последовательно между собой включены третий резистор, дополнительный полевой транзистор с индуцированным каналом n-типа и четвертый резистор, свободный вывод третьего резистора подсоединён к общему выводу первого резистора и выхода источника постоянного питающего напряжения, также общий вывод этого третьего резистора и стока дополнительного транзистора соединён с затвором третьего полевого транзистора, а затвор дополнительного полевого транзистора подключён к общему выводу второго резистора и стока третьего полевого транзистора, подложка дополнительного полевого транзистора соединена с его истоком, свободный вывод четвёртого резистора соединён с общим выводом второго резистора и вывода выхода логического элемента ИЛИ-НЕ, пятый резистор включен между «землёй» и общим выводом третьего резистора, затвора третьего полевого транзистора и стока дополнительного полевого транзистора. A triggered logic element OR-NOT on field-effect transistors containing a DC power supply source with a common bus (negative terminal) grounded, connected in parallel two field-effect transistors with n-type induced channels, the sources and substrates of which are grounded, and the gate terminals form the first and second inputs relative to the “ground” of the OR-NOT logical element, there is also a third field effect transistor, but with an induced p-channel, the substrate of which is connected to its source, characterized in that five p are inserted into it resistors and an additional field-effect transistor, as well as switching on the elements, the first resistor is connected between the output of the DC power supply source and the common source and substrate of the third field-effect transistor, the last common output is connected to the common drain of the first and second field-effect transistors connected in parallel between the drain of the third field-effect transistor and the output of the output relative to the "earth" of the OR-NOT logic element, a third resistor is connected in series with each other, An additional field-effect transistor with an induced n-type channel and the fourth resistor, the free terminal of the third resistor is connected to the common terminal of the first resistor and the output of a constant supply voltage source, the common terminal of this third resistor and the drain of the additional transistor, and the gate of an additional field-effect transistor is connected to the common terminal of the second resistor and drain of the third field-effect transistor, the substrate of the additional field-effect transistor is connected and its source, the free output of the fourth resistor is connected to the common terminal of the second resistor and outputting the output of NAND gate NOR, a fifth resistor connected between the "ground" and the common terminal of the third resistor, a gate of the third FET and the drain of the FET further.
RU2018136354A 2018-10-16 2018-10-16 Triggering logic element nor on field transistors RU2693298C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018136354A RU2693298C1 (en) 2018-10-16 2018-10-16 Triggering logic element nor on field transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018136354A RU2693298C1 (en) 2018-10-16 2018-10-16 Triggering logic element nor on field transistors

Publications (1)

Publication Number Publication Date
RU2693298C1 true RU2693298C1 (en) 2019-07-02

Family

ID=67252176

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018136354A RU2693298C1 (en) 2018-10-16 2018-10-16 Triggering logic element nor on field transistors

Country Status (1)

Country Link
RU (1) RU2693298C1 (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2743510C1 (en) * 2020-07-10 2021-02-19 Федеральное государственное бюджетное учреждение "Национальный исследовательский центр "Курчатовский институт" Nanosized logical device
RU2744160C1 (en) * 2020-07-10 2021-03-03 Федеральное государственное бюджетное учреждение "Национальный исследовательский центр "Курчатовский институт" Nanoscale element of digital logic
RU2744161C1 (en) * 2020-07-10 2021-03-03 Федеральное государственное бюджетное учреждение "Национальный исследовательский центр "Курчатовский институт" Nanoscale logic inverter for digital devices
RU2756096C1 (en) * 2020-12-16 2021-09-28 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) Trigger logic element and-not/or-not on field-effect transistors
RU2759863C1 (en) * 2021-04-28 2021-11-18 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element and/or on field transistors
RU2760206C1 (en) * 2021-03-31 2021-11-22 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element is not/or/and/or-not/and-not
RU2763152C1 (en) * 2021-05-27 2021-12-27 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2763585C1 (en) * 2021-05-27 2021-12-30 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU) Trigger logic element and/and-not on field-effect transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU362487A1 (en) * 1971-05-03 1972-12-13 PAT? SH'Sh- [1HSG'E ^: cpd
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2468510C1 (en) * 2011-09-16 2012-11-27 Виктор Николаевич Мурашёв Ternary cmos with nor logic element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU362487A1 (en) * 1971-05-03 1972-12-13 PAT? SH'Sh- [1HSG'E ^: cpd
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2468510C1 (en) * 2011-09-16 2012-11-27 Виктор Николаевич Мурашёв Ternary cmos with nor logic element

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ГУСЕВ В.Г. и др. Электроника и микропроцессорная техника, Москва, Высшая школа, 2004, стр. 610, рис. 8.14(в). *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2743510C1 (en) * 2020-07-10 2021-02-19 Федеральное государственное бюджетное учреждение "Национальный исследовательский центр "Курчатовский институт" Nanosized logical device
RU2744160C1 (en) * 2020-07-10 2021-03-03 Федеральное государственное бюджетное учреждение "Национальный исследовательский центр "Курчатовский институт" Nanoscale element of digital logic
RU2744161C1 (en) * 2020-07-10 2021-03-03 Федеральное государственное бюджетное учреждение "Национальный исследовательский центр "Курчатовский институт" Nanoscale logic inverter for digital devices
RU2756096C1 (en) * 2020-12-16 2021-09-28 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) Trigger logic element and-not/or-not on field-effect transistors
RU2760206C1 (en) * 2021-03-31 2021-11-22 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element is not/or/and/or-not/and-not
RU2759863C1 (en) * 2021-04-28 2021-11-18 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element and/or on field transistors
RU2763152C1 (en) * 2021-05-27 2021-12-27 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2763585C1 (en) * 2021-05-27 2021-12-30 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU) Trigger logic element and/and-not on field-effect transistors

Similar Documents

Publication Publication Date Title
RU2693298C1 (en) Triggering logic element nor on field transistors
RU2693306C1 (en) Trigger logic element nand on field transistors
RU2710950C1 (en) Trigger logic element or on field-effect transistors
US8164378B2 (en) Device and technique for transistor well biasing
US8598916B2 (en) Circuit having gate drivers having a level shifter
RU2715178C1 (en) Trigger logic element on field-effect transistors
US4028556A (en) High-speed, low consumption integrated logic circuit
CN209748522U (en) Voltage level shifter
CN107810421B (en) Voltage monitor
RU2704748C1 (en) Flip-flop logic element not on field-effect transistors
RU2710937C1 (en) Triggering logic element nor
US10454479B2 (en) Inverter with balanced voltages across internal transistors
JP5752974B2 (en) Voltage switching circuit
CN105897246B (en) Voltage level shifter for high voltage applications
JP3220536B2 (en) Signal translator circuit
US7053691B2 (en) Electrical circuit for selecting a desired power source
RU2702051C1 (en) Trigger synchronous r-s trigger on field-effect transistors
RU2689197C1 (en) Triggering asynchronous d trigger on field-effect transistors
RU2693299C1 (en) Trigger-type asynchronous rs flip-flop on field transistors
JP2001127615A (en) Division level logic circuit
RU2756096C1 (en) Trigger logic element and-not/or-not on field-effect transistors
RU2795046C1 (en) Trigger logic element or-not of field-effect transistors
RU2763152C1 (en) Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2779928C2 (en) Trigger logic element or/or-not on field transistors
RU2763585C1 (en) Trigger logic element and/and-not on field-effect transistors

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20201017