RU2763152C1 - Trigger logic gate not/or/and/or-not/and-not on field-effect transistors - Google Patents

Trigger logic gate not/or/and/or-not/and-not on field-effect transistors Download PDF

Info

Publication number
RU2763152C1
RU2763152C1 RU2021115143A RU2021115143A RU2763152C1 RU 2763152 C1 RU2763152 C1 RU 2763152C1 RU 2021115143 A RU2021115143 A RU 2021115143A RU 2021115143 A RU2021115143 A RU 2021115143A RU 2763152 C1 RU2763152 C1 RU 2763152C1
Authority
RU
Russia
Prior art keywords
resistor
transistor
field
common terminal
terminal
Prior art date
Application number
RU2021115143A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет»
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет»
Priority to RU2021115143A priority Critical patent/RU2763152C1/en
Application granted granted Critical
Publication of RU2763152C1 publication Critical patent/RU2763152C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: digital circuitry.
SUBSTANCE: invention relates to digital circuitry, automation and industrial electronics. The trigger logic element NOT/OR/AND/OR-NOT/AND-NOT on field-effect transistors contains eight field-effect transistors, eight resistors and a supply constant voltage source. In this case, the logic element circuit is implemented in such a way that the strength of the electric currents of external loads at both the first and second outputs is equal to the sum of the currents of the two field-effect transistors.
EFFECT: increasing the load capacity of the trigger logic element NOT/OR/AND/OR-NOT/AND-NOT on field-effect transistors.
1 cl, 3 dwg

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuitry, automation and industrial electronics. It, in particular, can be used in blocks of computing technology, built on logical elements.

Известен логический элемент ИЛИ/ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектроники. - М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и два источника постоянного напряжения. Схема его имеет два выхода, один из них для реализации логической операции ИЛИ, другой (для операции ИЛИ-НЕ).Known logical element OR / OR-NOT [Manaev E.I. Fundamentals of radio electronics. - M .: Radio and communication, 1985, p. 342, fig. 14.23], containing six transistors, five resistors and two constant voltage sources. Its circuit has two outputs, one of them for the implementation of the logical OR operation, the other (for the OR-NOT operation).

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.Its disadvantage lies in its low load capacity. The electric current of only one of the six transistors generates an external load current. If it was possible to increase the number of transistors that form the electric current of the external load, then this would lead to an increase in the maximum electric current of the load of the logic element and, as a result, to an increase in the load capacity.

Наиболее близкая по технической сущности является выбранная в качестве прототипа часть схемы трехвходового логического элемента ИЛИ-НЕ на полевых транзисторах [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 610, рис. 8.14 в], представляющая собой двухвходовой логический элемент ИЛИ-НЕ на полевых транзисторах, содержащий четыре полевых транзистора и источник питающего постоянного напряжения. Структура приведенного логического элемента является простой - с добавлением каждого последующего входа (3, 4,...) добавляется один полевой транзистор в их параллельное включение и один полевой транзистор в их ярусное включение, поэтому выделить двухвходовой элемент ИЛИ-НЕ не представляется трудным. Для этого следует удалить один полевой транзистор из параллельного их соединения и связанный с ним один полевой транзистор из ярусного включения транзисторов.The closest in technical essence is the part of the three-input logic element OR-NOT on field-effect transistors selected as a prototype [Gusev V.G., Gusev Yu.M. Electronics and microprocessor technology. - M .: Higher school, 2004, p. 610, fig. 8.14 in], which is a two-input logical element OR-NOT on field-effect transistors, containing four field-effect transistors and a source of DC voltage. The structure of the given logic element is simple - with the addition of each subsequent input (3, 4, ...), one field-effect transistor is added to their parallel connection and one field-effect transistor to their tiered connection, therefore it is not difficult to select a two-input OR-NOT element. To do this, remove one field-effect transistor from their parallel connection and one field-effect transistor associated with it from the tiered connection of transistors.

Недостаток прототипа заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора. В ярусной части схемы полевые транзисторы включены последовательно, тогда сила электрического тока одного транзистора равна силе электрического тока другого транзистора, а эквивалентная сила электрического тока по существу равна силе электрического тока одного транзистора. И этот ток замыкается на внешнюю нагрузку. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы электрических токов первого и второго транзисторов, то это повысило бы нагрузочную способность логического элемента.The disadvantage of the prototype is that it has a low load capacity, since the electric current of the external load is determined by the electric current of one field-effect transistor. In the tiered part of the circuit, field-effect transistors are connected in series, then the electric current of one transistor is equal to the electric current of the other transistor, and the equivalent electric current is essentially equal to the electric current of one transistor. And this current is closed to an external load. If it was possible to obtain that the strength of the electric current of the load was equal to the sum of the strength of the electric currents of the first and second transistors, then this would increase the load capacity of the logic element.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах.The problem to be solved by the invention is to increase the load capacity of the trigger logic element NOT / OR / AND / OR-NOT / AND-NOT on field-effect transistors.

Это достигается тем, что в триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединенные два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента для реализации логических операций ИЛИ и ИЛИ-НЕ, также имеются третий и четвертый полевые транзисторы, но с индуцированными p-каналами, подложка каждого из них соединена с истоком, введены восемь резисторов и четыре дополнительных полевых транзистора, последовательно между собой включены первый и второй дополнительные полевые транзисторы с индуцированными каналами n-типа, подложки которых и исток второго транзистора заземлены, сток первого дополнительного транзистора соединен с общим выводом стоков первого и второго транзисторов, а выводы затворов образуют первый и второй входы логического элемента для реализации логических операций И и И-НЕ, последовательно между собой включены первый резистор, третий дополнительный полевой транзистор с индуцированным каналом n-типа и второй резистор, свободный вывод первого резистора подсоединен к выходу источника питания (плюсовой вывод), общий вывод первого резистора и стока третьего дополнительного транзистора подключен к общему выводу стоков первого, второго и первого дополнительного транзисторов, подложка третьего дополнительного транзистора соединена с общим выводом его истока и второго резистора, а затвор (со стоком третьего транзистора, свободный вывод второго резистора подключен к первому выходу логического элемента, третий резистор включен между общим выводом первого резистора и выхода источника питания и общим выводом истока третьего транзистора и его подложки, четвертый резистор включен между общим выводом затвора третьего дополнительного транзистора и стока третьего транзистора и общим выводом второго резистора и первого выхода логического элемента, общий вывод истока четвертого транзистора и его подложки соединен с общим выводом третьего резистора, истока и подложки третьего транзистора, пятый резистор включен между стоком четвертого транзистора и вторым выходом логического элемента, последовательно между собой включены шестой резистор, четвертый дополнительный полевой транзистор с индуцированным каналом n-типа и седьмой резистор, свободный вывод шестого резистора подсоединен к общему выводу первого, третьего резисторов и выхода источника питания, общий вывод шестого резистора и стока четвертого дополнительного транзистора соединен с затвором четвертого транзистора, затвор четвертого дополнительного транзистора подключен к общему выводу пятого резистора и стока четвертого транзистора, подложка четвертого дополнительного транзистора соединена с общим выводом его истока и седьмого резистора, свободный вывод седьмого резистора подсоединен к общему выводу пятого резистора и второго выхода логического элемента, восьмой резистор включен между «землей» и общим выводом шестого резистора, затвора четвертого транзистора и стока четвертого дополнительного транзистора.This is achieved by the fact that in the trigger logic gate NOT / OR / AND / OR-NOT / AND-NOT on field-effect transistors, containing a DC voltage supply, the common bus (negative terminal) of which is grounded, two field-effect transistors with induced n-type channels connected in parallel, the sources and substrates of which are grounded, and the gate leads form the first and second inputs with respect to the "ground" of the logical element for the implementation of logical operations OR and OR-NOT, there are also third and fourth field-effect transistors, but with induced p-channels, the substrate of each of them is connected to the source, eight resistors and four additional field-effect transistors are introduced, the first and second are connected in series additional field-effect transistors with induced n-type channels, the substrates of which and the source of the second transistor are grounded, the drain of the first additional transistor is connected to the common output of the drains of the first and second transistors, and the gate leads form the first and second inputs of the logic element for the implementation of logical operations AND and AND- NOT, follow The first resistor, the third additional field-effect transistor with an induced n-type channel and the second resistor are separately connected to each other, the free terminal of the first resistor is connected to the output of the power supply (positive terminal), the common terminal of the first resistor and the drain of the third additional transistor is connected to the common terminal of the drains of the first , the second and first additional transistors, the substrate of the third additional transistor is connected to the common terminal of its source and the second resistor, and the gate (with the drain of the third transistor, the free terminal of the second resistor is connected to the first output of the logic element, the third resistor is connected between the common terminal of the first resistor and the output the power supply and the common terminal of the source of the third transistor and its substrate, the fourth resistor is connected between the common terminal of the gate of the third additional transistor and the drain of the third transistor and the common terminal of the second resistor and the first output of the logic element, the common terminal of the source of the fourth transistor store and its substrate is connected to the common terminal of the third resistor, the source and substrate of the third transistor, the fifth resistor is connected between the drain of the fourth transistor and the second output of the logic element, the sixth resistor is connected in series with each other, the fourth additional field-effect transistor with an induced n-type channel and the seventh resistor , the free terminal of the sixth resistor is connected to the common terminal of the first, third resistors and the output of the power source, the common terminal of the sixth resistor and the drain of the fourth additional transistor is connected to the gate of the fourth transistor, the gate of the fourth additional transistor is connected to the common terminal of the fifth resistor and the drain of the fourth transistor, the substrate of the fourth an additional transistor is connected to the common terminal of its source and the seventh resistor, the free terminal of the seventh resistor is connected to the common terminal of the fifth resistor and the second output of the logic element, the eighth resistor is connected between ground and the common terminal six that resistor, the gate of the fourth transistor, and the drain of the fourth auxiliary transistor.

Сущность изобретения поясняется схемой логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах (фиг.1), таблицей истинности (фиг.2) для логических операций ИЛИ и ИЛИ-НЕ и таблицей истинности (фиг.3) для логических операций И и И-НЕ.The essence of the invention is illustrated by the circuit of the logical element NOT / OR / AND / OR-NOT / AND-NOT on field-effect transistors (figure 1), a truth table (figure 2) for logical operations OR and OR-NOT and a truth table (figure 3) for logical operations AND and AND NOT.

В триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах общая шина (вывод отрицательной полярности) источника 1 питающего постоянного напряжения заземлена. Между собой параллельно включены полевые транзисторы 2, 3 с индуцированными каналами n-типа. Истоки обоих полевых транзисторов и их подложки заземлены, а выводы затворов образуют первый

Figure 00000001
и второй
Figure 00000002
входы относительно «земли» для реализации логических операций ИЛИ и ИЛИ-НЕ. Между собой последовательно включены полевые транзисторы 4 и 5 с индуцированными каналами n-типа, подложки которых и исток второго транзистора (5) заземлены. Сток транзистора 4 соединен с общим выводом стоков полевых транзисторов 2 и 3, а выводы затворов образуют первый и второй входы относительно «земли» для реализации логических операций И и И-НЕ. Последовательно включены резистор 6, полевой транзистор 7 с индуцированным каналом n-типа и резистор 8. Свободный вывод резистора 6 подсоединен к выходу (плюсовой вывод) источника 1 питающего постоянного напряжения. Подложка транзистора 7 соединена с общим выводом его истока и резистора 8. Общий вывод стока этого транзистора и резистора 6 подключен к общему выводу стоков транзисторов 2, 3 и 4. Свободный вывод резистора 8 соединен с первым выходом
Figure 00000003
логического элемента. Также последовательно между собой включены резистор 9, полевой транзистор 10 с индуцированным каналом p-типа и резистор 11. Свободный вывод резистора 9 подключен к общему выводу резистора 6 и выхода источника 1 питающего постоянного напряжения. Общий вывод резистора 9 и истока транзистора 10 подсоединен к подложке этого транзистора. Затвор транзистора 10 подключен к общему выводу резистора 6 и стоков транзисторов 2, 3, 4 и 7. Свободный вывод резистора 11 подключен к общему выводу резистора 8 и первого выхода логического элемента.In a trigger gate NOT / OR / AND / OR-NOT / AND-NOT on the field-effect transistors, the common bus (negative polarity terminal) of the source 1 of the supplying constant voltage is grounded. Field-effect transistors 2, 3 with induced n-type channels are connected in parallel. The sources of both field-effect transistors and their substrates are grounded, and the gate leads form the first
Figure 00000001
and the second
Figure 00000002
inputs relative to "ground" for the implementation of logical operations OR and OR-NOT. Field-effect transistors 4 and 5 with induced n-type channels are connected in series with each other, the substrates of which and the source of the second transistor (5) are grounded. The drain of the transistor 4 is connected to the common output of the drains of the field-effect transistors 2 and 3, and the outputs of the gates form the first and second inputs with respect to "ground" for the implementation of logical operations AND and AND-NOT. A resistor 6, a field-effect transistor 7 with an induced n-type channel and a resistor 8 are connected in series. The free terminal of the resistor 6 is connected to the output (positive terminal) of the source 1 of the supplying constant voltage. The substrate of the transistor 7 is connected to the common terminal of its source and resistor 8. The common terminal of the drain of this transistor and resistor 6 is connected to the common terminal of the drains of transistors 2, 3 and 4. The free terminal of the resistor 8 is connected to the first output
Figure 00000003
logical element. Also connected in series with each other are resistor 9, field-effect transistor 10 with an induced p-type channel and resistor 11. The free terminal of the resistor 9 is connected to the common terminal of the resistor 6 and the output of the source 1 of the supplying constant voltage. The common terminal of the resistor 9 and the source of the transistor 10 is connected to the substrate of this transistor. The gate of the transistor 10 is connected to the common terminal of the resistor 6 and the drains of the transistors 2, 3, 4 and 7. The free terminal of the resistor 11 is connected to the common terminal of the resistor 8 and the first output of the logic element.

Последовательно включены полевой транзистор 12 с индуцированным каналом p-типа и резистор 13. Исток и подложка этого транзистора подсоединены к общему выводу резистора 9 и истока и подложки транзистора 10. Свободный вывод резистора 13 соединен со вторым выходом логического элемента

Figure 00000004
. Также последовательно включены резистор 14, полевой транзистор 15 с индуцированным каналом n-типа и резистор 16. Свободный вывод резистора 14 подсоединен к общему выводу резисторов 6, 9 и выхода источника 1 напряжения. Общий вывод резистора 14 и стока транзистора 15 подключен к затвору транзистора 12. Затвор транзистора 15 соединен с общим выводом стока транзистора 12 и резистора 13. Подложка транзистора 15 подключена к общему выводу его истока и резистора 16. Свободный вывод резистора 16 подсоединен к общему выводу резистора 13 и второго выхода логического элемента
Figure 00000004
. Резистор 17 включен между «землей» и общим выводом резистора 14, затвора транзистора 12 и стока транзистора 15.A field-effect transistor 12 with an induced p-type channel and a resistor 13 are connected in series. The source and substrate of this transistor are connected to the common terminal of the resistor 9 and the source and substrate of the transistor 10. The free terminal of the resistor 13 is connected to the second output of the logic element
Figure 00000004
... Also connected in series are resistor 14, field-effect transistor 15 with an induced channel of n-type and resistor 16. Free terminal of resistor 14 is connected to the common terminal of resistors 6, 9 and the output of voltage source 1. The common terminal of the resistor 14 and the drain of the transistor 15 is connected to the gate of the transistor 12. The gate of the transistor 15 is connected to the common terminal of the drain of the transistor 12 and the resistor 13. The substrate of the transistor 15 is connected to the common terminal of its source and resistor 16. The free terminal of the resistor 16 is connected to the common terminal of the resistor 13 and the second output of the logic element
Figure 00000004
... Resistor 17 is connected between ground and common terminal of resistor 14, gate of transistor 12 and drain of transistor 15.

Для наглядности на фиг.1 пунктирными линиями условно показано подключение внешних нагрузок

Figure 00000005
ко второму выходу
Figure 00000004
логического элемента и
Figure 00000006
к первому выходу
Figure 00000007
. Часть схемы на транзисторах 7, 10 и резисторах 6, 8, 9 и 11 является первым триггером на полевых транзисторах противоположного типа проводимости, а на транзисторах 12, 15 (вторым таким триггером. Резистор 9 для обоих триггеров является общим.For clarity, Fig. 1 shows the connection of external loads with dashed lines.
Figure 00000005
to the second exit
Figure 00000004
logical element and
Figure 00000006
to the first exit
Figure 00000007
... Part of the circuit on transistors 7, 10 and resistors 6, 8, 9 and 11 is the first trigger on field-effect transistors of the opposite type of conductivity, and on transistors 12, 15 (the second such trigger. Resistor 9 is common for both triggers.

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы с низким и высоким уровнем напряжения. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт). Работа двухвходового логического элемента НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ отображается таблицей истинности (фиг.2), для логических операций ИЛИ и ИЛИ-НЕ при

Figure 00000008
и таблицей истинности (фиг.3) для логических операций И и И-НЕ при
Figure 00000009
, где
Figure 00000001
,
Figure 00000002
,
Figure 00000010
и
Figure 00000011
- условное отображение входных сигналов,
Figure 00000012
и
Figure 00000013
- условное отображение сигналов на первом и втором выходах логического элемента и N (номер строки по порядку.Trigger logic gate NOT / OR / AND / OR-NOT / AND-NOT on field-effect transistors works as follows. Digital electronics uses low and high voltage electrical input and output signals. Low level - the logical zero level corresponds to the voltage values in the region of zero (closer to zero), high level - the logical one level corresponds to the voltage values in the region of units of volts (often in the region of four volts). Operation of a two-input logic gate NOT / OR / AND / OR-NOT / AND-NOT displayed by the truth table (figure 2), for logical operations OR and OR-NOT when
Figure 00000008
and a truth table (Fig. 3) for logical operations AND and AND-NOT when
Figure 00000009
, where
Figure 00000001
,
Figure 00000002
,
Figure 00000010
and
Figure 00000011
- conditional display of input signals,
Figure 00000012
and
Figure 00000013
- conditional display of signals at the first and second outputs of the logic element andN (line number in order.

В начале обратимся к таблице истинности на фиг.2. В этом случае должно выполняться условие

Figure 00000008
, что соответствует тому, что на оба входа
Figure 00000010
и
Figure 00000011
поступают напряжения уровня логического нуля. Тогда состояние полевых транзисторов 4 и 5 в районе порогового напряжения, сила тока через них весьма мала, соответственно мало напряжение от него на резисторе 6, оно меньше порогового напряжения триггера на полевых транзисторах 7, 10 и не влияет на его состояние. В соответствии с первой строкой таблицы истинности на фиг.2 на двух входах
Figure 00000001
,
Figure 00000002
имеется уровень логического нуля (низкий уровень напряжения). Он в районе порогового напряжения и полевого транзистора 2, и транзистора 3, они не проводят электрический ток и не влияют на состояние триггера на транзисторах (7, 10) противоположного типа проводимости. Первое (условно) состояние этого триггера соответствует закрытому состоянию обоих транзисторов и нулевым значениям силы электрического тока через них. Такой ток определяет нулевые значения напряжения в том числе на резисторах 6 и 11. Эти напряжения приложены к затворам транзисторов 7 и 10, меньше по абсолютной величине пороговых напряжений этих транзисторов и поддерживают их в закрытом состоянии. Во втором (условно) состоянии транзисторы 7, 10 триггера открыты, их электрические токи создают в том числе на резисторах 6, 11 значения напряжений по абсолютной величине превышающие пороговые напряжения транзисторов и тем самым поддерживают их в открытом состоянии. Обсуждаемый триггер переходит из первого состояния во второе и наоборот, если значения управляющих напряжений превысят пороговые напряжения триггера на транзисторах 7 и 10.First, let's turn to the truth table in Fig. 2. In this case, the condition must be met
Figure 00000008
, which corresponds to the fact that both inputs
Figure 00000010
and
Figure 00000011
voltage level of logical zero is received. Then the state of the field-effect transistors 4 and 5 in the region of the threshold voltage, the current through them is very small, accordingly there is little voltage from it across the resistor 6, it is less than the threshold voltage of the trigger on the field-effect transistors 7, 10 and does not affect its state. In accordance with the first row of the truth table in figure 2 at two inputs
Figure 00000001
,
Figure 00000002
there is a logic zero level (low voltage level). It is in the region of the threshold voltage of both the field-effect transistor 2 and the transistor 3, they do not conduct electric current and do not affect the state of the trigger on transistors (7, 10) of the opposite type of conductivity. The first (conditionally) state of this trigger corresponds to the closed state of both transistors and zero values of the electric current through them. This current determines the zero voltage values, including across the resistors 6 and 11. These voltages are applied to the gates of the transistors 7 and 10, less in absolute value than the threshold voltages of these transistors and keep them closed. In the second (conditionally) state, the transistors 7, 10 of the trigger are open, their electric currents, including across the resistors 6, 11, create voltages in absolute value that exceed the threshold voltages of the transistors and thereby maintain them in the open state. The discussed trigger goes from the first state to the second and vice versa if the values of the control voltages exceed the threshold voltages of the trigger on transistors 7 and 10.

Аналогично первому триггеру на транзисторах 7, 10 противоположного типа проводимости работает второй такой триггер на транзисторах 12 и 15. Значение сопротивления резистора 17 может обеспечить на резисторе 14 значение напряжения, по абсолютной величине превышающее пороговое напряжение второго триггера и обеспечивать его второе состояние. Тогда электрические токи транзисторов 12, 15 обеспечивают на втором выходе

Figure 00000004
логического элемента и на внешней нагрузке
Figure 00000005
уровень логической единицы (высокий уровень напряжения) (фиг.2). Электрический ток транзистора 12 создает напряжение на резисторе 9, которое через резистор 6 плюсом приложено к затвору транзистора 10 с индуцированным p-каналом поддерживает его закрытое состояние и первое состояние первого триггера на транзисторах противоположного типа проводимости. Тогда на первом выходе
Figure 00000007
и на внешней нагрузке
Figure 00000006
имеется уровень логического нуля (низкий уровень напряжения) (фиг.2).Similarly to the first flip-flop on transistors 7, 10 of the opposite conductivity type, a second such flip-flop operates on transistors 12 and 15. The resistance value of the resistor 17 can provide a voltage value across the resistor 14 that in absolute value exceeds the threshold voltage of the second flip-flop and ensure its second state. Then the electric currents of the transistors 12, 15 provide at the second output
Figure 00000004
logic element and on an external load
Figure 00000005
logical unit level (high voltage level) (figure 2). The electric current of the transistor 12 creates a voltage across the resistor 9, which, through the resistor 6, is positively applied to the gate of the transistor 10 with the induced p-channel, maintains its closed state and the first state of the first flip-flop on transistors of the opposite conductivity type. Then on the first exit
Figure 00000007
and on external load
Figure 00000006
there is a logic zero level (low voltage level) (figure 2).

В соответствии со 2, 3 и 4 строками таблицы на фиг.2 на один из входов или на оба входа

Figure 00000001
,
Figure 00000014
поступает высокий уровень напряжения. Он создает в одном или обоих транзисторах 2, 3 повышенную силу электрического тока, которая создает на резисторе 6 повышенное значение напряжения, превышающее по абсолютной величине порог срабатывания триггера на транзисторах 7, 10 и переводит его во второе состояние с учетом наличия делителя на резисторах 14, 17 и резистора 9 общего для истоков транзисторов 10 и 12. Электрические токи транзисторов 7, 10 обеспечивают на первом выходе
Figure 00000015
логического элемента и на внешней нагрузке
Figure 00000006
высокий уровень напряжения уровень логической единицы. Электрический ток транзистора 10 создает на резисторе 9 напряжение, которое через резистор 14 плюсом приложено к затвору транзистора 12 с индуцированным p-каналом и по абсолютной величине должно быть достаточным для перевода триггера на транзисторах 12, 15 в первое состояние. Тогда на втором выходе
Figure 00000004
логического элемента и на внешней нагрузке
Figure 00000005
имеется низкий уровень напряжения уровень логического нуля (фиг.2).In accordance with lines 2, 3 and 4 of the table in Fig. 2 to one of the inputs or to both inputs
Figure 00000001
,
Figure 00000014
a high voltage level is supplied. It creates in one or both transistors 2, 3 an increased electric current, which creates an increased voltage value across resistor 6, exceeding in absolute value the triggering threshold of the trigger on transistors 7, 10 and transfers it to the second state, taking into account the presence of a divider on resistors 14, 17 and resistor 9 common to the sources of transistors 10 and 12. Electric currents of transistors 7, 10 provide at the first output
Figure 00000015
logic element and on an external load
Figure 00000006
high voltage level logical unit level. The electric current of the transistor 10 creates a voltage across the resistor 9, which is positively applied through the resistor 14 to the gate of the transistor 12 with an induced p-channel and should be sufficient in absolute value to transfer the trigger on the transistors 12, 15 to the first state. Then on the second exit
Figure 00000004
logic element and on an external load
Figure 00000005
there is a low voltage level, the level of logical zero (figure 2).

Далее обратимся к таблице истинности на фиг.3, где должно выполняться условие

Figure 00000009
и на оба входа
Figure 00000001
и
Figure 00000002
поступает напряжения уровня логического нуля. Тогда состояние полевых транзисторов 2 и 3 в районе их порогового напряжения, напряжение на резисторе 6 от их тока мало, меньше порогового напряжения первого триггера и не влияет на его состояние. В соответствии с первыми тремя строками таблицы истинности на фиг.3 на один или оба входа
Figure 00000010
и
Figure 00000016
поступает низкий уровень напряжения уровень логического нуля. Тогда сила электрического тока через последовательно включенные полевые транзисторы 4 и 5 весьма мала и напряжение от него на резисторе 6 настолько мала, что не влияет на состояние первого триггера на транзисторах 7, 10. Значение сопротивления резистора 17 может обеспечивать на резисторе 14 значение напряжения, по абсолютной величине превышающее порогового напряжения триггера на полевых транзисторах 12, 15 и обеспечивать его второе состояние. Тогда электрические токи транзисторов 12, 15 обеспечивают на втором выходе
Figure 00000004
логического элемента и на внешней нагрузке
Figure 00000005
уровень логической единицы (высокий уровень напряжения). Электрический ток транзистора 12 создает напряжение на резисторе 9, которое через резистор 6 плюсом приложено к затвору транзистора 10 с индуцированным p-каналом, поддерживает его закрытое состояние и первое состояние первого триггера на транзисторах 7, 10. Тогда на первом выходе
Figure 00000007
и на внешней нагрузке
Figure 00000006
имеется уровень логического нуля (низкий уровень напряжения).Next, we turn to the truth table in Fig. 3, where the condition must be fulfilled
Figure 00000009
and on both entrances
Figure 00000001
and
Figure 00000002
the voltage of the logical zero level is supplied. Then the state of field-effect transistors 2 and 3 in the region of their threshold voltage, the voltage across the resistor 6 from their current is small, less than the threshold voltage of the first trigger and does not affect its state. In accordance with the first three lines of the truth table in figure 3 to one or both inputs
Figure 00000010
and
Figure 00000016
a low voltage level is received, the level of a logical zero. Then the strength of the electric current through the series-connected field-effect transistors 4 and 5 is very small and the voltage from it across the resistor 6 is so small that it does not affect the state of the first trigger on transistors 7, 10. The value of the resistance of the resistor 17 can provide the voltage value across the resistor 14, according to absolute value exceeding the threshold voltage of the trigger on the field-effect transistors 12, 15 and ensure its second state. Then the electric currents of the transistors 12, 15 provide at the second output
Figure 00000004
logic element and on an external load
Figure 00000005
logical unit level (high voltage level). The electric current of the transistor 12 creates a voltage across the resistor 9, which through the resistor 6 is positively applied to the gate of the transistor 10 with the induced p-channel, maintains its closed state and the first state of the first trigger on transistors 7, 10. Then, at the first output
Figure 00000007
and on external load
Figure 00000006
there is a logic zero level (low voltage level).

В соответствии с 4-й строкой таблицы истинности на фиг.3 на оба входа

Figure 00000017
и
Figure 00000018
поступает высокий уровень напряжения. Он создает через последовательно включенные полевые транзисторы 4, 5 повышенную силу электрического тока, которая создает на резисторе 6 высокое значение напряжения, превышающее по абсолютной величине порог срабатывания триггера на транзисторах 7, 10 и переводит его во второе состояние с учетом наличия делителя напряжения на резисторах 14, 17 и резистора 9 общего для истоков транзисторов 10 и 12. Электрические токи полевых транзисторов 7, 10 обеспечивают на первом выходе
Figure 00000007
логического элемента и на внешней нагрузке
Figure 00000006
высокий уровень напряжения уровень логической единицы. Электрический ток полевого транзистора 10 создает на резисторе 9 напряжение, которое через резистор 14 плюсом приложено к затвору транзистора 12 с индуцированным каналом p-типа и по абсолютной величине должно быть достаточным для перевода второго триггера на транзисторах 12, 15 в первое состояние. Тогда на втором выходе
Figure 00000004
логического элемента и внешней нагрузке
Figure 00000005
имеется низкий уровень напряжения уровень логического нуля (фиг.3).In accordance with the 4th line of the truth table in Fig. 3 to both inputs
Figure 00000017
and
Figure 00000018
a high voltage level is supplied. It creates an increased electric current through the series-connected field-effect transistors 4, 5, which creates a high voltage value across the resistor 6, exceeding the absolute value of the triggering threshold of the trigger on transistors 7, 10 and transfers it to the second state, taking into account the presence of a voltage divider on the resistors 14 , 17 and resistor 9 common to the sources of transistors 10 and 12. Electric currents of field-effect transistors 7, 10 are provided at the first output
Figure 00000007
logic element and on an external load
Figure 00000006
high voltage level logical unit level. The electric current of the field-effect transistor 10 creates a voltage across the resistor 9, which is positively applied through the resistor 14 to the gate of the transistor 12 with an induced p-type channel and should be sufficient in absolute value to transfer the second trigger on the transistors 12, 15 to the first state. Then on the second exit
Figure 00000004
logic element and external load
Figure 00000005
there is a low voltage level, the level of logical zero (figure 3).

Для реализации логической операции НЕ следует выполнить три условия:

Figure 00000019
, вход
Figure 00000001
соединить со входом
Figure 00000002
(
Figure 00000020
) и на их общий вывод подавать входной сигнал, выходной сигнал снимать со второго выхода
Figure 00000004
логического элемента. При выполнении таких условий и входном сигнале уровня логического нуля
Figure 00000021
состояние схемы соответствует первой строке таблицы истинности на фиг.2. При поступлении на вход сигнала уровня логической единицы
Figure 00000022
состояние схемы соответствует четвертой строке названной таблицы истинности. Работа схемы логического элемента выше уже описана и для первой строки, и для четвертой строки таблицы истинности на фиг.2.To implement a logical operation, you must NOT fulfill three conditions:
Figure 00000019
, entrance
Figure 00000001
connect with input
Figure 00000002
(
Figure 00000020
) and supply the input signal to their common terminal, remove the output signal from the second output
Figure 00000004
logical element. When these conditions are met and the input signal of the logic zero level
Figure 00000021
the state of the circuit corresponds to the first row of the truth table in Fig. 2. When a logical unit level signal arrives at the input
Figure 00000022
the state of the circuit corresponds to the fourth row of the named truth table. The operation of the logic element circuit has already been described above for both the first row and the fourth row of the truth table in FIG. 2.

Имеется второй вариант реализации логической операции НЕ. Для этого тоже следует выполнить три условия:

Figure 00000021
, вход
Figure 00000010
соединить со входом
Figure 00000011
(
Figure 00000023
) и на их общий вывод подавать относительно «земли» входной сигнал и выходной сигнал тоже снимать со второго выхода
Figure 00000004
логического элемента. При входном сигнале уровня логического нуля
Figure 00000008
состояние схемы соответствует первой строке таблицы истинности на фиг.3. При входном сигнале уровня логической единицы
Figure 00000024
состояние схемы соответствует четвертой строке. Работа схемы логического элемента тоже ранее была описана и для первой, и четвертой строк таблицы истинности на фиг.3.There is a second option for implementing the logical NOT operation. For this, three conditions must also be met:
Figure 00000021
, entrance
Figure 00000010
connect with input
Figure 00000011
(
Figure 00000023
) and supply the input signal with respect to "ground" to their common terminal and also remove the output signal from the second output
Figure 00000004
logical element. With an input signal of a logical zero level
Figure 00000008
the state of the circuit corresponds to the first row of the truth table in Fig. 3. With an input signal of the level of a logical unit
Figure 00000024
the state of the circuit corresponds to the fourth line. The operation of the logic element circuit has also been previously described for the first and fourth rows of the truth table in Fig. 3.

Таким образом, в триггерном логическом элементе НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах силы электрических токов внешних нагрузок и на первом, и на втором выходах равна сумме силы токов не одного, а двух полевых транзисторов, что повышает его нагрузочную способность.Thus, in the trigger logic element NOT / OR / AND / OR-NOT / AND-NOT on field-effect transistors, the strength of electric currents of external loads on both the first and second outputs is equal to the sum of the current strength of not one, but two field-effect transistors, which increases its load capacity.

Claims (1)

Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединённые два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента для реализации логических операций ИЛИ и ИЛИ-НЕ, также имеются третий и четвёртый полевые транзисторы, но с индуцированными p-каналами, подложка каждого из них соединена с истоком, отличающийся тем, что в него введены восемь резисторов и четыре дополнительных полевых транзистора, последовательно между собой включены первый и второй дополнительные полевые транзисторы с индуцированными каналами n-типа, подложки которых и исток второго транзистора заземлены, сток первого дополнительного транзистора соединён с общим выводом стоков первого и второго транзисторов, а выводы затворов образуют первый и второй входы логического элемента для реализации логических операций И и И-НЕ, последовательно между собой включены первый резистор, третий дополнительный полевой транзистор с индуцированным каналом n-типа и второй резистор, свободный вывод первого резистора подсоединён к выходу источника питания (плюсовой вывод), общий вывод первого резистора и стока третьего дополнительного транзистора подключён к общему выводу стоков первого, второго и первого дополнительного транзисторов, подложка третьего дополнительного транзистора соединена с общим выводом его истока и второго резистора, а затвор - со стоком третьего транзистора, свободный вывод второго резистора подключен к первому выходу логического элемента, третий резистор включён между общим выводом первого резистора и выхода источника питания и общим выводом истока третьего транзистора и его подложки, четвёртый резистор включён между общим выводом затвора третьего дополнительного транзистора и стока третьего транзистора и общим выводом второго резистора и первого выхода логического элемента, общий вывод истока четвёртого транзистора и его подложки соединён с общим выводом третьего резистора, истока и подложки третьего транзистора, пятый резистор включён между стоком четвёртого транзистора и вторым выходом логического элемента, последовательно между собой включены шестой резистор, четвёртый дополнительный полевой транзистор с индуцированным каналом n-типа и седьмой резистор, свободный вывод шестого резистора подсоединён к общему выводу первого, третьего резисторов и выхода источника питания, общий вывод шестого резистора и стока четвёртого дополнительного транзистора соединён с затвором четвёртого транзистора, затвор четвёртого дополнительного транзистора подключён к общему выводу пятого резистора и стока четвёртого транзистора, подложка четвёртого дополнительного транзистора соединена с общим выводом его истока и седьмого резистора, свободный вывод седьмого резистора подсоединён к общему выводу пятого резистора и второго выхода логического элемента, восьмой резистор включен между «землёй» и общим выводом шестого резистора, затвора четвёртого транзистора и стока четвёртого дополнительного транзистора.Trigger logic element NOT / OR / AND / OR-NOT / AND-NOT on field-effect transistors, containing a source of DC voltage, the common bus (negative terminal) of which is grounded, two field-effect transistors connected in parallel with induced n-type channels, sources and substrates which are grounded, and the gate leads form the first and second inputs relative to the "ground" of the logic element for the implementation of logical operations OR and OR-NOT, there are also third and fourth field-effect transistors, but with induced p-channels, the substrate of each of them is connected to the source, characterized in that eight resistors and four additional field-effect transistors are introduced into it, the first and second additional field-effect transistors with induced n-type channels are connected in series with each other, the substrates of which and the source of the second transistor are grounded, the drain of the first additional transistor is connected to the common drain terminal of the first and the second transistors, and the gate leads form the first and second input odes of the logic element for the implementation of logical operations AND and AND-NOT, the first resistor, the third additional field-effect transistor with an induced n-type channel and the second resistor are connected in series with each other, the free terminal of the first resistor is connected to the output of the power supply (positive terminal), common terminal of the first resistor and drain of the third additional transistor is connected to the common terminal of the drains of the first, second and first additional transistors, the substrate of the third additional transistor is connected to the common terminal of its source and the second resistor, and the gate is connected to the drain of the third transistor, the free terminal of the second resistor is connected to the first output logic element, the third resistor is connected between the common terminal of the first resistor and the output of the power supply and the common terminal of the source of the third transistor and its substrate, the fourth resistor is connected between the common terminal of the gate of the third additional transistor and the drain of the third transistor and the common terminal of the second resistor store and the first output of the logic element, the common output of the source of the fourth transistor and its substrate is connected to the common output of the third resistor, the source and substrate of the third transistor, the fifth resistor is connected between the drain of the fourth transistor and the second output of the logic element, the sixth resistor is connected in series with each other, the fourth additional field-effect transistor with an induced channel n-type and the seventh resistor, the free terminal of the sixth resistor is connected to the common terminal of the first, third resistors and the output of the power supply, the common terminal of the sixth resistor and the drain of the fourth additional transistor is connected to the gate of the fourth transistor, the gate of the fourth additional transistor is connected to the common terminal of the fifth resistor and the drain of the fourth transistor, the substrate of the fourth additional transistor is connected to the common terminal of its source and seventh resistor, the free terminal of the seventh resistor is connected to the common terminal of the fifth resistor and the second output logic element, the eighth resistor is connected between the "ground" and the common terminal of the sixth resistor, the gate of the fourth transistor and the drain of the fourth additional transistor.
RU2021115143A 2021-05-27 2021-05-27 Trigger logic gate not/or/and/or-not/and-not on field-effect transistors RU2763152C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2021115143A RU2763152C1 (en) 2021-05-27 2021-05-27 Trigger logic gate not/or/and/or-not/and-not on field-effect transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2021115143A RU2763152C1 (en) 2021-05-27 2021-05-27 Trigger logic gate not/or/and/or-not/and-not on field-effect transistors

Publications (1)

Publication Number Publication Date
RU2763152C1 true RU2763152C1 (en) 2021-12-27

Family

ID=80039147

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2021115143A RU2763152C1 (en) 2021-05-27 2021-05-27 Trigger logic gate not/or/and/or-not/and-not on field-effect transistors

Country Status (1)

Country Link
RU (1) RU2763152C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2813862C1 (en) * 2023-11-23 2024-02-19 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element and-or on field-effect transistors

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680484A (en) * 1984-10-19 1987-07-14 Trw Inc. Wired-AND FET logic gate
US4912745A (en) * 1987-05-19 1990-03-27 Gazelle Microcircuits, Inc. Logic circuit connecting input and output signal lines
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2166837C1 (en) * 2000-01-25 2001-05-10 Таганрогский государственный радиотехнический университет Integrated-circuit and-or-not gate
RU2693306C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element nand on field transistors
RU2693298C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggering logic element nor on field transistors
RU2704748C1 (en) * 2019-04-09 2019-10-30 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Flip-flop logic element not on field-effect transistors
RU2710950C1 (en) * 2019-09-10 2020-01-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or on field-effect transistors
RU2715178C1 (en) * 2019-11-06 2020-02-25 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element on field-effect transistors

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680484A (en) * 1984-10-19 1987-07-14 Trw Inc. Wired-AND FET logic gate
US4912745A (en) * 1987-05-19 1990-03-27 Gazelle Microcircuits, Inc. Logic circuit connecting input and output signal lines
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2166837C1 (en) * 2000-01-25 2001-05-10 Таганрогский государственный радиотехнический университет Integrated-circuit and-or-not gate
RU2693306C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element nand on field transistors
RU2693298C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggering logic element nor on field transistors
RU2704748C1 (en) * 2019-04-09 2019-10-30 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Flip-flop logic element not on field-effect transistors
RU2710950C1 (en) * 2019-09-10 2020-01-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or on field-effect transistors
RU2715178C1 (en) * 2019-11-06 2020-02-25 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element on field-effect transistors

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2813862C1 (en) * 2023-11-23 2024-02-19 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element and-or on field-effect transistors
RU2813863C1 (en) * 2023-11-23 2024-02-19 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element nand/nor on field-effect transistors
RU2826617C1 (en) * 2024-04-12 2024-09-13 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element 2and-or
RU2826843C1 (en) * 2024-04-12 2024-09-17 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element 2and-or-not

Similar Documents

Publication Publication Date Title
RU2693298C1 (en) Triggering logic element nor on field transistors
RU2693306C1 (en) Trigger logic element nand on field transistors
RU2710950C1 (en) Trigger logic element or on field-effect transistors
US4575648A (en) Complementary field effect transistor EXCLUSIVE OR logic gates
US5656948A (en) Null convention threshold gate
RU2715178C1 (en) Trigger logic element on field-effect transistors
RU2726853C1 (en) Trigger logic element or/nor
US4581545A (en) Schmitt trigger circuit
RU2704748C1 (en) Flip-flop logic element not on field-effect transistors
US4749886A (en) Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate
RU2710962C1 (en) Trigger logic element or
RU2763152C1 (en) Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2779928C2 (en) Trigger logic element or/or-not on field transistors
RU2756096C1 (en) Trigger logic element and-not/or-not on field-effect transistors
CN105897246B (en) Voltage level shifter for high voltage applications
RU2795046C1 (en) Trigger logic element or-not of field-effect transistors
RU2763585C1 (en) Trigger logic element and/and-not on field-effect transistors
RU2759863C1 (en) Trigger logic element and/or on field transistors
JP3220536B2 (en) Signal translator circuit
RU2813862C1 (en) Trigger logic element and-or on field-effect transistors
RU2813863C1 (en) Trigger logic element nand/nor on field-effect transistors
RU2727613C1 (en) Triggering and/nand logic element
RU2734428C1 (en) Trigger two-stage d trigger on field-effect transistors
RU2714105C1 (en) Trigger adder on modulus two on field-effect transistors
RU2797037C1 (en) Trigger logic element or with field-effect transistors