RU2813862C1 - Trigger logic element and-or on field-effect transistors - Google Patents
Trigger logic element and-or on field-effect transistors Download PDFInfo
- Publication number
- RU2813862C1 RU2813862C1 RU2023130575A RU2023130575A RU2813862C1 RU 2813862 C1 RU2813862 C1 RU 2813862C1 RU 2023130575 A RU2023130575 A RU 2023130575A RU 2023130575 A RU2023130575 A RU 2023130575A RU 2813862 C1 RU2813862 C1 RU 2813862C1
- Authority
- RU
- Russia
- Prior art keywords
- field
- effect transistor
- resistor
- effect transistors
- terminal
- Prior art date
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 154
- 239000000758 substrate Substances 0.000 claims description 32
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 13
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 12
- 108091006146 Channels Proteins 0.000 claims description 7
- 239000000126 substance Substances 0.000 abstract 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 8
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
Abstract
Description
Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuitry, automation and industrial electronics. In particular, it can be used in computer technology units built on logical elements.
Известен логический элемент ИЛИ-НЕ на полевых транзисторах [1Шило В.Л. Популярные цифровые микросхемы. - М.: Радио и связь, 1987, стр. 207, рис. 2.10, а], содержащий два полевых транзистора с индуцированными каналами n-типа, два полевых транзистора с индуцированными каналами р-типа, а также источник постоянного напряжения.There is a well-known logical element OR-NOT on field-effect transistors [1Shilo V.L. Popular digital microcircuits. - M.: Radio and Communications, 1987, p. 207, fig. 2.10, a], containing two field-effect transistors with induced n-type channels, two field-effect transistors with induced p-type channels, as well as a constant voltage source.
Недостаток его заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки в эквиваленте определяется силой электрического тока одного транзистора. Электрический ток внешней нагрузки здесь определяется транзисторами с индуцированными каналами р-типа, а они включены последовательно, поэтому сила тока нагрузки определяется силой тока одного транзистора. Если бы удалось получить, что сила тока нагрузки равнялась сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность логического элемента.Its disadvantage is that it has a low load capacity, since the strength of the electric current of the external load in equivalent is determined by the strength of the electric current of one transistor. The electric current of the external load here is determined by transistors with induced p-type channels, and they are connected in series, so the load current is determined by the current strength of one transistor. If it were possible to obtain that the load current was equal to the sum of the currents of the two transistors, then this would increase the load capacity of the logic element.
Известен трехвходовой логический элемент ИЛИ-НЕ на полевых транзисторах [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 610, рис. 8.14 в], содержащий шесть полевых транзисторов: ярусно включенных три транзистора с индуцированными каналами р-типа и параллельно включенных три транзистора с индуцированными каналами n-типа и источник постоянного напряжения. A known three-input logic element OR-NOT on field-effect transistors [Gusev V.G., Gusev Yu.M. Electronics and microprocessor technology. - M.: Higher School, 2004, p. 610, fig. 8.14 c], containing six field-effect transistors: three transistors with induced p-type channels connected in layers and three transistors with induced n-type channels connected in parallel and a constant voltage source.
Недостаток его заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки определяется силой тока одного полевого транзистора, потому что в ярусной части схемы полевые транзисторы включены последовательно. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы электрических токов двух полевых транзисторов, то это повысило бы нагрузочную способность логического элемента.Its disadvantage is that it has a low load capacity, since the strength of the electric current of the external load is determined by the current strength of one field-effect transistor, because in the tier part of the circuit the field-effect transistors are connected in series. If it were possible to obtain that the strength of the electric current of the load was equal to the sum of the strength of the electric currents of the two field-effect transistors, then this would increase the load capacity of the logic element.
Из приведенных двух аналогов следует, что они выполнены в одной логике, имеют одинаковую структуру и число пар транзисторов с индуцированными каналами n- и р-типа равно числу входов. Для получения четырех и пятивходовых логических элементов ИЛИ-НЕ следует внести в трехвходовой вариант соответственно один или два транзистора с индуцированным каналом n-типа в параллельную структуру и связанные с ними один или два транзистора с индуцированным каналом р-типа в ярусную структуру. Прототипом наиболее близким по технической сущности выбран пятивходовой логический элемент ИЛИ-НЕ на полевых транзисторах, содержащий десять полевых транзисторов: ярусно включенных пять транзисторов с индуцированными каналами р-типа, параллельно включенных пять транзисторов с индуцированными каналами n-типа, а также источник постоянного напряжения.From the above two analogues it follows that they are implemented in the same logic, have the same structure, and the number of pairs of transistors with induced n- and p-type channels is equal to the number of inputs. To obtain four and five-input OR-NOT logic elements, one or two transistors with an induced n-type channel should be added to the three-input version, respectively, in a parallel structure and the associated one or two transistors with an induced p-type channel in a tier structure. The prototype that is closest in technical essence is a five-input NOR logic element on field-effect transistors, containing ten field-effect transistors: five transistors with induced p-type channels connected in layers, five transistors with induced n-type channels connected in parallel, as well as a constant voltage source.
Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. сила электрического тока внешней нагрузки определяется силой тока одного полевого транзистора, потому что в ярусной части схемы полевые транзисторы включены последовательно. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы токов двух полевых транзисторов, то это повысило бы нагрузочную способность логического элемента.Its disadvantage is that it has a low load capacity, because The strength of the electric current of the external load is determined by the current strength of one field-effect transistor, because in the tier part of the circuit the field-effect transistors are connected in series. If it were possible to obtain that the strength of the electric current of the load was equal to the sum of the current strength of the two field-effect transistors, then this would increase the load capacity of the logic element.
Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента И/ИЛИ на полевых транзисторах.The problem to be solved by the invention is to increase the load capacity of the AND/OR trigger logic element on field-effect transistors.
Это достигается тем, что в триггерный логический элемент И/ИЛИ на полевых транзисторах, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый, второй и третий полевые транзисторы с индуцированными каналами n-типа каждый, подложки и истоки которых образуют общий вывод, выводы затворов второго и третьего полевых транзисторов образуют два входа относительно «земли» логического элемента для логической операции ИЛИ, четвертый полевой транзистор с индуцированным каналом n-типа, подложка которого подсоединена к его истоку и их общий вывод подключен к общему выводу истоков и подложек первого, второго и третьего полевых транзисторов, пятый полевой транзистор тоже с индуцированным каналом n-типа, подложка которго подсоединена к его истоку, а сток подключен к общему выводу стоков первого, второго и третьего полевых транзисторов, а также имеется шестой полевой транзистор с индуцированным каналом р-типа, подложка которого подсоединена к его истоку, введены первый и второй дополнительные полевые транзисторы с индуцированными каналами n-типа, шесть резисторов, источник опорного постоянного напряжения и изменено включение элементов между собой, последовательно включены первый, второй дополнительные полевые транзисторы и первый резистор, сток первого дополнительного полевого транзистора подсоединен к плюсовому выводу источника питающего постоянного напряжения, выводы затворов первого и второго дополнительных полевых транзисторов образуют относительно «земли» два входа для И логического элемента, подложка первого дополнительного полевого транзистора подключена к его истоку и их общий вывод подключен к стоку второго дополнительного полевого транзистора, подложка второго дополнительного полевого транзистора соединена с его истоком и их общий вывод подключен и к затвору первого полевого транзистора, и к одному из выводов первого резистора, другой вывод этого резистора заземлен, второй резистор включен между общим выводом стоков первого, второго, третьего полевых транзисторов и общим выводом стока первого дополнительного полевого транзистора и плюсового вывода источника питающего постоянного напряжения, третий резистор включен между «землей» и общим выводом подложек и истоков первого, второго, третьего и четвертого полевых транзисторов, четвертый резистор включен между стоком четвертого полевого транзистора и общим выводом второго резистора, стока первого дополнительного полевого транзистора и плюсового вывода источника питающего постоянного напряжения, пятый резистор включен между выводом выхода относительно «земли» логического элемента и общим выводом подложки и истока пятого полевого транзистора, один из выводов шестого резистора соединен с общим выводом пятого резистора и вывода выхода логического элемента, другой вывод шестого резистора подключен и затвору пятого полевого транзистора и к стоку шестого полевого транзистора, затвор шестого полевого транзистора подсоединен к общему выводу второго резистора и стоков первого, второго, третьего, пятого полевых транзисторов, общий вывод подложки и истока шестого полевого транзистора соединен с общим выводом четвертого резистора и стока четвертого полевого транзистора, плюсовой вывод источника опорного постоянного напряжения подключен к затвору четвертого полевого транзистора, минусовой его вывод заземлен.This is achieved by the fact that in the AND/OR trigger logic element on field-effect transistors, containing a DC supply voltage source, the negative terminal of which is connected to a common bus and grounded, parallel-connected first, second and third field-effect transistors with induced n-type channels each, substrates and whose sources form a common terminal, the gate terminals of the second and third field-effect transistors form two inputs relative to the ground of a logic gate for a logical OR operation, a fourth n-type field-effect transistor with an induced channel, the substrate of which is connected to its source and their common terminal is connected to the common terminal of the sources and substrates of the first, second and third field-effect transistors, the fifth field-effect transistor is also with an induced n-type channel, the substrate of which is connected to its source, and the drain is connected to the common terminal of the drains of the first, second and third field-effect transistors, and there is also a sixth field-effect transistor with an induced p-type channel, the substrate of which is connected to its source, the first and second additional field-effect transistors with induced n-type channels, six resistors, a source of reference constant voltage have been introduced, and the connection of the elements among themselves has been changed, the first and second additional ones are connected in series field-effect transistors and the first resistor, the drain of the first additional field-effect transistor is connected to the positive terminal of the DC supply voltage source, the gate terminals of the first and second additional field-effect transistors form, relative to the ground, two inputs for the AND logic element, the substrate of the first additional field-effect transistor is connected to its source and their common terminal is connected to the drain of the second additional field-effect transistor, the substrate of the second additional field-effect transistor is connected to its source and their common terminal is connected to both the gate of the first field-effect transistor and to one of the terminals of the first resistor, the other terminal of this resistor is grounded, the second resistor is connected between the common terminal of the drains of the first, second, third field-effect transistors and the common terminal of the drain of the first additional field-effect transistor and the positive terminal of the DC supply voltage source, the third resistor is connected between the “ground” and the common terminal of the substrates and sources of the first, second, third and fourth field-effect transistors, the fourth a resistor is connected between the drain of the fourth field-effect transistor and the common terminal of the second resistor, the drain of the first additional field-effect transistor and the positive terminal of the DC supply voltage source, the fifth resistor is connected between the output terminal relative to the “ground” of the logic element and the common terminal of the substrate and the source of the fifth field-effect transistor, one of the terminals of the sixth resistor are connected to the common terminal of the fifth resistor and the output pin of the logic element, the other terminal of the sixth resistor is connected to the gate of the fifth field-effect transistor and to the drain of the sixth field-effect transistor, the gate of the sixth field-effect transistor is connected to the common terminal of the second resistor and the drains of the first, second, third, the fifth field-effect transistors, the common terminal of the substrate and the source of the sixth field-effect transistor is connected to the common terminal of the fourth resistor and the drain of the fourth field-effect transistor, the positive terminal of the reference constant voltage source is connected to the gate of the fourth field-effect transistor, its negative terminal is grounded.
Сущность изобретения поясняется схемой триггерного логического элемента И/ИЛИ на полевых транзисторах (фиг. 1) и таблицей истинности для И (фиг. 2) и таблицей истинности для ИЛИ (фиг. 3).The essence of the invention is illustrated by a circuit of a trigger logic element AND/OR on field-effect transistors (Fig. 1) and a truth table for AND (Fig. 2) and a truth table for OR (Fig. 3).
В триггерном логическом элементе И/ИЛИ на полевых транзисторах минусовой вывод источника 1 питающего постоянного напряжения соединен с общей шиной и заземлен. Последовательно включены полевые транзисторы 2, 3 с индуцированными каналами n-типа и резистор 4. Сток полевого транзистора 2 подсоединен к плюсовому выводу источника 1 питающего постоянного напряжения. Выводы затворов полевых транзисторов 2,3 образуют относительно "земли" два входа х 1 и х 2 для логической операции И. Подложка полевого транзистора 2 соединена с его истоком и их общий вывод подключен к стоку полевого транзистора 3. Подложка последнего транзистора подключена к его истоку и их общий вывод подсоединен к одному из выводов резистора 4, другой вывод этого резистора заземлен.In an AND/OR trigger logic element on field-effect transistors, the negative terminal of source 1 of the DC supply voltage is connected to a common bus and grounded. Field-effect transistors 2, 3 with induced n-type channels and resistor 4 are connected in series. The drain of field-effect transistor 2 is connected to the positive terminal of source 1 of the DC supply voltage. The gate terminals of field-effect transistors 2,3 form, relative to ground, two inputs x 1 and x 2 for logical operation AND. The substrate of field-effect transistor 2 is connected to its source and their common terminal is connected to the drain of field-effect transistor 3. The substrate of the last transistor is connected to its source and their common terminal is connected to one of the terminals of resistor 4, the other terminal of this resistor is grounded.
Затвор полевого транзистора 5 с индуцированным каналом n-типа соединен с общим выводом резистора 4, истока и подложки полевого транзистора 3. Подложка полевого транзистора 5 подключена к его истоку.The gate of the field-effect transistor 5 with an n-type induced channel is connected to the common terminal of the resistor 4, the source and the substrate of the field-effect transistor 3. The substrate of the field-effect transistor 5 is connected to its source.
Последовательно включены резистор 6, полевой транзистор 7 с индуцированным каналом n-типа и резистор 8. Свободный вывод резистора 6 подсоединён к общему выводу стока полевого транзистора 2 и плюсового вывода источника 1 питающего постоянного напряжения. Общий вывод резистора 6 и стока полевого транзистора 7 подключен к стоку полевого транзистора 5. Вывод затвора полевого транзистора 7 образует относительно земли первый вход Х 1 для логической операции ИЛИ. Подложка полевого транзистора 7 подсоединена к его истоку и к одному из выводов резистора 8 и их общий вывод подключен к общему выводу истока и подложки полевого транзистора 5.Resistor 6, field-effect transistor 7 with an induced n -type channel and resistor 8 are connected in series. The free terminal of resistor 6 is connected to the common drain terminal of field-effect transistor 2 and the positive terminal of DC supply voltage source 1. The common terminal of resistor 6 and the drain of field-effect transistor 7 is connected to the drain of field-effect transistor 5. The gate terminal of field-effect transistor 7 forms, relative to ground, the first input X 1 for the logical OR operation. The substrate of field-effect transistor 7 is connected to its source and to one of the terminals of resistor 8, and their common terminal is connected to the common terminal of the source and substrate of field-effect transistor 5.
Сток полевого транзистора 9 с индуцированным каналом n-типа соединен с общим выводом резистора 6 и стоков полевых транзисторов 5 и 7. Вывод затвора полевого транзистора 9 образует относительно «земли» второй вход Х 2 для логической операции ИЛИ. Подложка полевого транзистора 9 подключена к его истоку и их общий вывод подсоединен к общему выводу резистора 8, истоков и подложек полевых транзисторов 5, 7.The drain of field-effect transistor 9 with an n-type induced channel is connected to the common terminal of resistor 6 and the drains of field-effect transistors 5 and 7. The gate terminal of field-effect transistor 9 forms, relative to ground, the second input X 2 for the logical OR operation. The substrate of field-effect transistor 9 is connected to its source and their common terminal is connected to the common terminal of resistor 8, sources and substrates of field-effect transistors 5, 7.
Последовательно включены резистор 10 и полевой транзистор 11 с индуцированным каналом n-типа. Свободный вывод резистора 10 подсоединен к общему выводу резистора 6, стока полевого транзистора 2 и плюсового вывода источника 1 питающего постоянного напряжения. Подложка полевого транзистора 11 подключена к его истоку и их общий вывод соединен с общим выводом резистора 8, истоков и подложек полевых транзисторов 5,7 и 9. Затвор полевого транзистора 11 подсоединен к плюсовому выводу источника 12 опорного постоянного напряжения, минусовой вывод этого источника заземлен.A resistor 10 and a field-effect transistor 11 with an n -type induced channel are connected in series. The free terminal of resistor 10 is connected to the common terminal of resistor 6, the drain of field-effect transistor 2 and the positive terminal of DC supply voltage source 1. The substrate of field-effect transistor 11 is connected to its source and their common terminal is connected to the common terminal of resistor 8, the sources and substrates of field-effect transistors 5, 7 and 9. The gate of field-effect transistor 11 is connected to the positive terminal of the reference constant voltage source 12, the negative terminal of this source is grounded.
Последовательно включены полевой транзистор 13 с индуцированным каналом n-типа и резистор 14. Сток полевого транзистора 13 соединен с общим выводом резистора 6, стоков полевых транзисторов 5, 7, 9. Подложка полевого транзистора 13 подключена к общему выводу истока этого полевого транзистора и резистора 14. Свободный вывод резистора 14 образует относительно «земли» вывод выхода у логического элемента. Field-effect transistor 13 with an induced n-type channel and resistor 14 are connected in series. The drain of field-effect transistor 13 is connected to the common terminal of resistor 6, the drains of field-effect transistors 5, 7, 9. The substrate of field-effect transistor 13 is connected to the common terminal of the source of this field-effect transistor and resistor 14 The free terminal of resistor 14 forms the output terminal of the logic element relative to ground.
Последовательно включены полевой транзистор 15 с индуцированным каналом р-типа и резистор 16. Подложка транзистора 15 подсоединена к его истоку и их общий вывод подключен к общему выводу резистора 10 и стока полевого транзистора 11. Затвор полевого транзистора 15 соединен с общим выводом резистора 6 и стоков полевых транзисторов 5,7,9 и 13. Общий вывод стока полевого транзистора 15 и резистора 16 подключен к затвору полевого транзистора 13. Свободный вывод резистора 16 подсоединен к общему выводу резистора 14 и вывода выхода у логического элемента.Field-effect transistor 15 with an induced p-type channel and resistor 16 are connected in series. The substrate of transistor 15 is connected to its source and their common terminal is connected to the common terminal of resistor 10 and the drain of field-effect transistor 11. The gate of field-effect transistor 15 is connected to the common terminal of resistor 6 and drains field-effect transistors 5,7,9 and 13. The common drain terminal of field-effect transistor 15 and resistor 16 is connected to the gate of field-effect transistor 13. The free terminal of resistor 16 is connected to the common terminal of resistor 14 and the output terminal of the logic element.
На фиг. 1 часть схемы на транзисторах 13 и 15 является триггером на полевых транзисторах противоположного типа проводимости, а часть схемы на полевых транзисторах 5, 7, 9 и 11 представляет собой переключатель тока. Резисторы 6 и 10 входят и в состав переключателя тока, и в состав триггера на транзисторах противоположного типа проводимости. На фиг. 1 также приведен пунктирными линиями резистор Rн, условно отображающий внешнюю нагрузку логического элемента.In fig. 1 part of the circuit on transistors 13 and 15 is a trigger on field-effect transistors of the opposite type of conductivity, and part of the circuit on field-effect transistors 5, 7, 9 and 11 is a current switch. Resistors 6 and 10 are included both in the current switch and in the trigger on transistors of the opposite conductivity type. In fig. 1 also shows the resistor Rn in dotted lines, conditionally representing the external load of the logical element.
Триггерный логический элемент И/ИЛИ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт).The AND/OR trigger logic element on field-effect transistors works as follows. Digital electronics uses low and high level electrical input and output signals. Low level - the level of logical zero corresponds to voltage values in the region of zero (closer to zero), high level - the level of logical one corresponds to voltage values in the region of several volts (often in the region of four volts).
Триггер на полевых транзисторах 13, 15 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба полевых транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 6 и 16 нулевые значения напряжения. Они прикладываются к затворам транзисторов 13, 15 меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии полевые транзисторы 13 и 15 открыты, их электрические токи создают напряжения в том числе на резисторах 6 и 16 по абсолютной величине и по значениям больше пороговых напряжений полевых транзисторов и поддерживают транзисторы 13, 15 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера.The trigger on field-effect transistors 13, 15 of the opposite conductivity type has two equilibrium states. In the first (conditionally) state, both field-effect transistors are closed and do not conduct electric current. Then, including resistors 6 and 16, there are zero voltage values. They are applied to the gates of transistors 13, 15 less than the threshold voltages of these transistors in absolute value and ultimately maintain these transistors in the closed state. In the second (conditionally) state, field-effect transistors 13 and 15 are open, their electric currents create voltages, including on resistors 6 and 16, in absolute value and in values greater than the threshold voltages of field-effect transistors and maintain transistors 13, 15 in the open state. A trigger on transistors of the opposite conductivity type, like other common triggers, transitions from the first state to the second and vice versa when the control input voltages exceed the voltage values of the corresponding trigger thresholds.
Работа логического элемента И/ИЛИ на полевых транзисторах отражается таблицей истинности для операции И при Х 1 =Х 2 =0 (фиг. 2) и таблицей истинности для операции ИЛИ при х 1 =х 2 =0, где х 1 , х 2 , Х 1 , Х 2 - условное отображение входных сигналов логического элемента, у - условное отображение сигнала на выходе логического элемента и N - номер строки по порядку. Обратимся к таблице истинности на фиг. 2. На входы Х1 и Х2 здесь подаются напряжения уровня логического нуля. Тогда состояние полевых транзисторов 7 и 9 в худшем случае находится в районе порогового напряжения, сила токов этих полевых транзисторов мала, соответственно напряжение на резисторе 6 мало по абсолютной величине и не может перевести триггер на транзисторах 13 и 15 во второе состояние. В соответствии с первыми тремя строками таблицы истинности на фиг. 2 на один или оба входа х 1 , х 2 логического элемента поступает напряжение уровня логического нуля. Тогда один или оба полевых транзистора 2,3 находятся в непроводящем электрический ток состоянии и напряжение на резисторе 4 и на затворе полевого транзистора 5 весьма мало. Значение силы тока транзистора 5, а также напряжение на резисторе 6 тоже малы и не могут перевести триггер на полевых транзисторах 13, 15 во второе состояние.The operation of an AND/OR logic element on field-effect transistors is reflected in the truth table for the AND operation atX 1 =X 2 =0 (Fig. 2) and the truth table for the OR operation whenX 1 =X 2 =0, WhereX 1 ,X 2 , X 1 , X 2 - conditional display of input signals of a logical element,at- conditional display of the signal at the output of the logical element and N - line number in order. Let us turn to the truth table in Fig. 2. To inputs X1 their2 logic zero level voltages are supplied here. Then the state of field-effect transistors 7 and 9 in the worst case is in the region of the threshold voltage, the current strength of these field-effect transistors is small, and accordingly the voltage on resistor 6 is small in absolute value and cannot transfer the trigger on transistors 13 and 15 to the second state. According to the first three rows of the truth table in FIG. 2 for one or both inputsX 1 ,X 2 The logic element receives voltage at the logical zero level. Then one or both field-effect transistors 2,3 are in a non-conducting state and the voltage on resistor 4 and on the gate of field-effect transistor 5 is very small. The current value of transistor 5, as well as the voltage on resistor 6, are also small and cannot transfer the trigger on field-effect transistors 13, 15 to the second state.
Значение напряжения источника 12 опорного постоянного напряжения выбрано таким, чтобы поддерживать полевой транзистор 11 в открытом состоянии в изложенном выше состоянии схемы. Электрический ток полевого транзистора 11 создает на резисторе 10 напряжение, которое плюсом приложено через резистор 6 к затвору полевого транзистора 15, дополнительно поддерживает закрытое состояние этого транзистора и соответственно первое состояние триггера на транзисторах противоположного типа проводимости. Тогда сила электрических токов полевых транзисторов этого триггера в районе нуля и соответственно напряжение на выходе у логического элемента и на внешней нагрузке равно логическому нулю.The voltage value of the DC reference voltage source 12 is selected to maintain the field effect transistor 11 in the on state in the above circuit state. The electric current of field-effect transistor 11 creates a voltage on resistor 10, which is applied plus through resistor 6 to the gate of field-effect transistor 15, additionally maintaining the closed state of this transistor and, accordingly, the first state of the trigger on transistors of the opposite conductivity type. Then the strength of the electric currents of the field-effect transistors of this trigger is in the region of zero and, accordingly, the voltage at the output of the logic element and at the external load is equal to logical zero.
В соответствии с четвертой строкой таблицы истинности (фиг. 2) на оба входа х 1 , х 2 логического элемента подается напряжение уровня логической единицы. Тогда полевые транзисторы 2, 3 открыты, на резисторе 4 и на затворе полевого транзистора 5 повышенное значение напряжения. За счет электрического тока полевого транзистора 5 на резисторе 6 напряжение имеет повышенное значение, которое минусом приложено к затвору полевого транзистора 15, а плюсом через резистор 10 к истоку этого транзистора. Это напряжение поддерживает транзистор 15 в открытом состоянии, а триггер на транзисторах противоположного типа проводимости во втором состоянии. Электрические токи полевых транзисторов 13, 15 триггера во втором состоянии создают на выходе у логического элемента и на внешней нагрузке напряжение уровня логической единицы. Электрический ток полевого транзистора 5 создает на резисторе 8 напряжение, которое плюсом приложено к истоку полевого транзистора 11, включено в истоко-затворной цепи этого транзистора последовательно с напряжением источника 12 опорного постоянного напряжения и переводит состояние транзистора 11 близкое к пороговому напряжению. Тогда сила тока полевого транзистора 11 и напряжение на резисторе 10от этого тока весьма малы и не изменяют ранее приведенное состояние схемы.In accordance with the fourth line of the truth table (Fig. 2), a logical unit level voltage is applied to both inputs x 1 , x 2 of the logic element. Then field-effect transistors 2, 3 are open, resistor 4 and the gate of field-effect transistor 5 have an increased voltage value. Due to the electric current of field-effect transistor 5 on resistor 6, the voltage has an increased value, which is applied with a minus to the gate of field-effect transistor 15, and with a plus through resistor 10 to the source of this transistor. This voltage maintains transistor 15 in the open state, and the trigger on transistors of the opposite conductivity type in the second state. The electric currents of the field-effect transistors 13, 15 of the trigger in the second state create a logical unit level voltage at the output of the logic element and at the external load. The electric current of the field-effect transistor 5 creates a voltage on the resistor 8, which is applied plus to the source of the field-effect transistor 11, is connected in the source-gate circuit of this transistor in series with the voltage of the reference constant voltage source 12 and transfers the state of the transistor 11 close to the threshold voltage. Then the current strength of the field-effect transistor 11 and the voltage across the resistor 10 from this current are very small and do not change the previously given state of the circuit.
Далее обратимся к таблице истинности на фиг.3. На входы х 1 и х 2 здесь подаются напряжения уровня логического нуля. Тогда, как обосновано ранее, напряжение на резисторе 6 от воздействия напряжений таких сигналов мало по абсолютной величине и не может перевести триггер на транзисторах 13, 15 во второе состояние. В соответствии с первой строкой таблицы истинности на фиг.3 на оба входа Х 1 и Х 2 логического элемента поступают напряжения уровня логического нуля. Соответственно сила токов полевых транзисторов 7, 9 мала, напряжение от них на резисторе 6 по абсолютной величине меньше напряжения порога срабатывания триггера на транзисторах 13, 15 и не может перевести его во второе состояние. Как приведено ранее, значение напряжения источника 12 опорного постоянного напряжения обеспечивает требующуюся силу тока полевого транзистора 11и требующееся напряжение на резисторе 10, которое через резистор 6 плюсом прикладывается к затвору транзистора 15 и дополнительно обеспечивает режим этого транзистора в районе порогового напряжения или его закрытое состояние и первое состояние триггера на транзисторах 13, 15. Сила электрических токов полевых транзисторов 13, 15 весьма мала, стремится к нулю и создает на выходе у логического элемента и на внешней нагрузке напряжение уровня логического нуля.Next, let's look at the truth table in Fig. 3. Logic zero level voltages are supplied to inputs x 1 and x 2 here. Then, as justified earlier, the voltage on resistor 6 from the influence of voltages from such signals is small in absolute value and cannot transfer the trigger on transistors 13, 15 to the second state. In accordance with the first line of the truth table in figure 3, both inputs X 1 and X 2 of the logic element receive voltages at the logical zero level. Accordingly, the current strength of field-effect transistors 7, 9 is small, the voltage from them on resistor 6 is in absolute value less than the threshold voltage of the trigger on transistors 13, 15 and cannot transfer it to the second state. As stated earlier, the voltage value of the reference constant voltage source 12 provides the required current strength of the field-effect transistor 11 and the required voltage on the resistor 10, which is applied through the plus resistor 6 to the gate of the transistor 15 and additionally ensures the mode of this transistor in the region of the threshold voltage or its closed state and the first state of the trigger on transistors 13, 15. The strength of the electric currents of field-effect transistors 13, 15 is very small, tends to zero and creates a logical zero level voltage at the output of the logic element and at the external load.
В соответствии с 2, 3 и 4-й строками таблицы истинности на фиг. 3на затворы одного из полевых транзисторов 7, 9 или на оба подается напряжение уровня логической единицы и сила электрических токов этих транзисторов соответственно возрастает. Напряжение на резисторах 6, 8 от них тоже возрастает. Повысившееся напряжение на резисторе 6 минусом приложено к затвору полевого транзистора 15 превышает напряжение порога срабатывания триггера на полевых транзисторах 13, 15 по абсолютной величине и переводит его во второе состояние. Электрические токи транзисторов 13, 15 создают на выходе у и на внешней нагрузке логического элемента напряжение уровня логической единицы. Повысившееся напряжение на резисторе 8 плюсом прикладывается к истоку полевого транзистора 11 и переводит его в состояние, близкое к пороговому значению. Сила электрического тока полевого транзистора 11 и, соответственно, напряжение на резисторе 10 весьма малы, не изменяют приведенные выше положения и состояние схемы.According to the 2nd, 3rd and 4th rows of the truth table in FIG. 3, a logic one level voltage is applied to the gates of one of the field-effect transistors 7, 9 or both, and the strength of the electric currents of these transistors increases accordingly. The voltage on resistors 6, 8 also increases from them. The increased voltage on resistor 6 minus applied to the gate of field-effect transistor 15 exceeds the threshold voltage of the trigger on field-effect transistors 13, 15 in absolute value and transfers it to the second state. Electric currents of transistors 13, 15 create a logical unit level voltage at the output y and at the external load of the logical element. The increased voltage across resistor 8 plus is applied to the source of field-effect transistor 11 and puts it in a state close to the threshold value. The electric current of the field-effect transistor 11 and, accordingly, the voltage across the resistor 10 are very small and do not change the above positions and state of the circuit.
При переходе входных сигналов от уровней логического нуля (Х 1 =Х 2 =0) к входным сигналам, где один сигнал или оба соответствуют напряжению уровня логической единицы, суммарная сила электрических токов полевых транзисторов 7, 9 в резисторе 8 возрастает, а сила электрического тока полевого транзистора 11в этом резисторе убывает. При переходе от входных сигналов, где напряжение одного из них или обоих соответствует уровню логической единицы, к обоим входным сигналам уровня логического нуля (Х 1 =Х 2 =0) суммарная сила электрических токов полевых транзисторов 7, 9 через резистор 8 убывает, а сила тока полевого транзистора 11 возрастает. Триггерный логический элемент И/ИЛИ на полевых транзисторах содержит переключатель тока. Известно, что такие переключатели имеют повышенное быстродействие [например, Гольденберг Л.М. Импульсные устройства, М.: Радио и связь, 1981, стр.57, раздел "Динамические характеристики", абзацы 1,2,…6].When the input signals transition from logical zero levels ( X 1 =X 2 =0 ) to input signals, where one signal or both corresponds to the voltage of the logical one level, the total strength of electric currents of field-effect transistors 7, 9 in resistor 8 increases, and the strength of the electric current field-effect transistor 11 in this resistor decreases. When moving from input signals, where the voltage of one of them or both corresponds to the level of logical one, to both input signals of the level of logical zero ( X 1 = X 2 = 0 ), the total strength of the electric currents of field-effect transistors 7, 9 through resistor 8 decreases, and the strength the current of field-effect transistor 11 increases. The FET trigger AND/OR gate contains a current switch. It is known that such switches have increased performance [for example, Goldenberg L.M. Pulse devices, M.: Radio and Communications, 1981, p. 57, section “Dynamic characteristics”, paragraphs 1,2,...6].
Таким образом, в триггерном логическом элементе И/ИЛИ на полевых транзисторах сила электрического тока внешней нагрузки и на выходе у логического элемента равна сумме силы токов двух полевых транзисторов 13 и 15, что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки формирует только один из транзисторов.Thus, in the AND/OR trigger logic element on field-effect transistors, the electric current of the external load and at the output of the logic element is equal to the sum of the currents of two field-effect transistors 13 and 15, which increases the load capacity of this logic element. In the prototype, the electric load current is generated by only one of the transistors.
Claims (1)
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2813862C1 true RU2813862C1 (en) | 2024-02-19 |
Family
ID=
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508642A (en) * | 1994-02-08 | 1996-04-16 | National Semiconductor Corporation | Series-gated emitter-coupled logic circuit providing closely spaced output voltages |
| RU2715178C1 (en) * | 2019-11-06 | 2020-02-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger logic element on field-effect transistors |
| US20210203322A1 (en) * | 2019-12-31 | 2021-07-01 | Skyworks Solutions, Inc. | Optimized gate and/or body bias network of a rf switch fet |
| RU2759863C1 (en) * | 2021-04-28 | 2021-11-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» | Trigger logic element and/or on field transistors |
| RU2763152C1 (en) * | 2021-05-27 | 2021-12-27 | Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» | Trigger logic gate not/or/and/or-not/and-not on field-effect transistors |
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508642A (en) * | 1994-02-08 | 1996-04-16 | National Semiconductor Corporation | Series-gated emitter-coupled logic circuit providing closely spaced output voltages |
| RU2715178C1 (en) * | 2019-11-06 | 2020-02-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger logic element on field-effect transistors |
| US20210203322A1 (en) * | 2019-12-31 | 2021-07-01 | Skyworks Solutions, Inc. | Optimized gate and/or body bias network of a rf switch fet |
| RU2759863C1 (en) * | 2021-04-28 | 2021-11-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» | Trigger logic element and/or on field transistors |
| RU2763152C1 (en) * | 2021-05-27 | 2021-12-27 | Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» | Trigger logic gate not/or/and/or-not/and-not on field-effect transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4575648A (en) | Complementary field effect transistor EXCLUSIVE OR logic gates | |
| US4563594A (en) | Schmitt trigger circuit using MOS transistors and having constant threshold voltages | |
| US5656948A (en) | Null convention threshold gate | |
| RU2693298C1 (en) | Triggering logic element nor on field transistors | |
| RU2710950C1 (en) | Trigger logic element or on field-effect transistors | |
| US4577124A (en) | CMOS Logic circuit | |
| US4581545A (en) | Schmitt trigger circuit | |
| US5670898A (en) | Low-power, compact digital logic topology that facilitates large fan-in and high-speed circuit performance | |
| RU2693306C1 (en) | Trigger logic element nand on field transistors | |
| US4091293A (en) | Majority decision logic circuit | |
| US3866064A (en) | Cmos analog switch | |
| RU2715178C1 (en) | Trigger logic element on field-effect transistors | |
| RU2704748C1 (en) | Flip-flop logic element not on field-effect transistors | |
| US5664211A (en) | Null convention threshold gate | |
| US6900658B1 (en) | Null convention threshold gate | |
| KR19990022761A (en) | A circuit for comparing the two electrical values provided by the first neuron MOSF and the reference source | |
| RU2813862C1 (en) | Trigger logic element and-or on field-effect transistors | |
| EP0055570A2 (en) | Logic circuit | |
| US4603264A (en) | Schmitt trigger circuit with stable operation | |
| RU2813863C1 (en) | Trigger logic element nand/nor on field-effect transistors | |
| RU2817236C1 (en) | Trigger logic element and-not on field-effect transistors | |
| RU2807036C1 (en) | Trigger logic element and with field-effect transistors | |
| RU2827114C1 (en) | Trigger logic element or/nor on field-effect transistors | |
| RU2797037C1 (en) | Trigger logic element or with field-effect transistors | |
| RU2827120C1 (en) | Trigger logic element and/nand on field-effect transistors |