RU2807036C1 - Trigger logic element and with field-effect transistors - Google Patents
Trigger logic element and with field-effect transistors Download PDFInfo
- Publication number
- RU2807036C1 RU2807036C1 RU2023109867A RU2023109867A RU2807036C1 RU 2807036 C1 RU2807036 C1 RU 2807036C1 RU 2023109867 A RU2023109867 A RU 2023109867A RU 2023109867 A RU2023109867 A RU 2023109867A RU 2807036 C1 RU2807036 C1 RU 2807036C1
- Authority
- RU
- Russia
- Prior art keywords
- field
- effect transistor
- resistor
- source
- terminal
- Prior art date
Links
Abstract
Description
Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuitry, automation and industrial electronics. In particular, it can be used in computer technology units built on logical elements.
Известен логический элемент ИЛИ-НЕ на полевых транзисторах [Шило В.Л. Популярные цифровые микросхемы. - М.: Радио и связь, 1987, стр. 207, рис. 2.10, а], содержащий четыре полевых транзистора: два транзистора с индуцированными каналами р-типа и два транзистора с индуцированными каналами n-типа, а также источник постоянного напряжения.A known logical element OR-NOT on field-effect transistors [Shilo V.L. Popular digital microcircuits. - M.: Radio and Communications, 1987, p. 207, fig. 2.10, a], containing four field-effect transistors: two transistors with induced p -type channels and two transistors with induced n-type channels, as well as a constant voltage source.
Недостаток его заключается в том, что у него малая нагрузочная способность, так сила электрического тока внешней нагрузки в итоге (в эквиваленте) определяется силой электрического тока только одного транзистора. Электрический ток внешней нагрузки здесь определяется транзисторами с индуцированными каналами р-типа, а эти два транзистора включены между собой последовательно, поэтому сила тока нагрузки по существу определяется силой тока одного транзистора. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность логического элемента. Its disadvantage is that it has a low load capacity, so the strength of the electric current of the external load is ultimately (in equivalent) determined by the strength of the electric current of only one transistor. The electric current of the external load here is determined by transistors with induced p -type channels, and these two transistors are connected in series with each other, so the load current is essentially determined by the current of one transistor. If it were possible to obtain that the strength of the electric current of the load was equal to the sum of the current strength of the two transistors, then this would increase the load capacity of the logic element.
Наиболее близким по технической сущности является выбранный в качестве прототипа логический элемент ИЛИ-НЕ на полевых транзисторах [1 ГусевВ.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 610, рис. 8.14, в], содержащий шесть полевых транзисторов: ярусно включенных три транзистора с индуцированными каналами р-типа и параллельно включенных три транзистора с индуцированными каналами n-типа, а также источник постоянного напряжения.The closest in technical essence is the NOR logical element on field-effect transistors chosen as a prototype [1 Gusev V.G., Gusev Yu.M. Electronics and microprocessor technology. - M.: Higher School, 2004, p. 610, fig. 8.14, c], containing six field-effect transistors: three transistors with induced p- type channels connected in layers and three transistors with induced n- type channels connected in parallel, as well as a constant voltage source.
Недостаток его заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузкиопределяется силой электрического тока одного полевого транзистора. В ярусной части схемы полевые транзисторы включены последовательно, тогда сила электрического тока одного транзистора равна силе электрического тока всех других транзисторов в этом ярусном включении, а эквивалентная сила электрического тока по существу равна силе электрического тока одного транзистора. И этот ток замыкается на внешнюю нагрузку. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы электрических токов двух или более транзисторов, то это повысило бы нагрузочною способность логического элемента. Its disadvantage is that it has a low load capacity, since the strength of the electric current of the external load is determined by the strength of the electric current of one field-effect transistor. In the tier part of the circuit, the field effect transistors are connected in series, then the electric current of one transistor is equal to the electric current of all other transistors in that tier connection, and the equivalent electric current is essentially equal to the electric current of one transistor. And this current is shorted to an external load. If it were possible to obtain that the strength of the electric current of the load was equal to the sum of the strength of the electric currents of two or more transistors, then this would increase the load capacity of the logic element.
Задача, на решение которой направлены изобретения, состоит в повышении нагрузочной способности триггерного логического элемента И на полевых транзисторах.The problem to which the inventions are aimed is to increase the load capacity of the trigger logic element AND on field-effect transistors.
Это достигается тем, что в триггерный логический элемент И на полевых транзисторах, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, первый и второй полевые транзисторы с индуцированными каналами n-типа, истоки и подложки которых образуют общий вывод, третий полевой транзистор тоже с индуцированным каналом n-типа, подложка которого подключена к его истоку, а сток соединен со стоком первого полевого транзистора, четвертый полевой транзистор с индуцированным каналом р-типа, подложка которого подсоединена к его истоку, введены два дополнительных полевых транзистора с индуцированными каналами n-типа, шесть резисторов, источник опорного постоянного напряжения и изменено включение элементов, последовательно между собой включены первый и второй дополнительные полевые транзисторы, затворы которых образуют относительно "земли" первый и второй входы логического элемента, сток первого дополнительного полевого транзистора подсоединен к плюсовому выводу источника питающего постоянного напряжения, подложка первого дополнительного полевого транзистора подключена к его истоку и их общий вывод соединен со стоком второго дополнительного полевого транзистора, подложка последнего полевого транзистора подключена к его истоку и их общий вывод соединен с одним из выводов первого резистора, другой его вывод заземлен,второй резистор включен между стоком первого полевого транзистора и общим выводом выхода источника питающего постоянного напряжения и стока первого дополнительного полевого транзистора, третий резистор включен между "землей" и общим выводом истоков и подложек первого и второго полевых транзисторов, затвор первого полевого транзистора подсоединен к общему выводу первого резистора, истока и подложки второго дополнительного полевого транзистора, четвертый резистор включен между стоком второго полевого транзистора и общим выводом второго резистора, стока первого дополнительного полевого транзистора и выхода источника питающего постоянного напряжения, выход (плюсовой вывод) опорного постоянного напряжения подключен к затвору второго полевого транзистора, минусовой вывод этого источника заземлен, пятый резистор включен между общим выводом истока и подложки третьего полевого транзистора и выводом выхода относительно "земли" логического элемента, общий вывод истока и подложки четвертого полевого транзистора подсоединен к общему выводу четвертого резистора и стока второго полевого транзистора, затвор четвертого полевого транзистора подключен к общему выводу второго резистора, стоков первого и третьего полевых транзисторов, сток четвертого полевого транзистора соединен с затвором третьего полевого транзистора и их общий вывод соединен с одним из выводов шестого резистора, другой вывод этого резистора подключен к общему выводу пятого резистора и выхода логического элемента.This is achieved by the fact that in the trigger logic element AND on field-effect transistors, containing a DC supply voltage source, the negative terminal of which is connected to a common bus and grounded, the first and second field-effect transistors with induced n- type channels, the sources and substrates of which form a common terminal, the third field-effect transistor is also with an n- type induced channel, the substrate of which is connected to its source, and the drain is connected to the drain of the first field-effect transistor, the fourth field-effect transistor is with an induced p- type channel, the substrate of which is connected to its source, two additional field-effect transistors are introduced with induced n- type channels, six resistors, a source of reference constant voltage and the switching of the elements has been changed, the first and second additional field-effect transistors are connected in series with each other, the gates of which form the first and second inputs of the logical element relative to the ground, the drain of the first additional field-effect transistor is connected to positive terminal of the DC supply voltage source, the substrate of the first additional field-effect transistor is connected to its source and their common terminal is connected to the drain of the second additional field-effect transistor, the substrate of the last field-effect transistor is connected to its source and their common terminal is connected to one of the terminals of the first resistor, the other the output is grounded, the second resistor is connected between the drain of the first field-effect transistor and the common terminal of the output of the DC supply voltage source and the drain of the first additional field-effect transistor, the third resistor is connected between the ground and the common terminal of the sources and substrates of the first and second field-effect transistors, the gate of the first field-effect transistor is connected to the common terminal of the first resistor, the source and substrate of the second additional field-effect transistor, the fourth resistor is connected between the drain of the second field-effect transistor and the common terminal of the second resistor, the drain of the first additional field-effect transistor and the output of the DC supply voltage source, the output (positive terminal) of the reference DC voltage is connected to to the gate of the second field-effect transistor, the negative terminal of this source is grounded, the fifth resistor is connected between the common terminal of the source and substrate of the third field-effect transistor and the output terminal relative to the “ground” of the logic element, the common terminal of the source and substrate of the fourth field-effect transistor is connected to the common terminal of the fourth resistor and the drain of the second field-effect transistor, the gate of the fourth field-effect transistor is connected to the common terminal of the second resistor, the drains of the first and third field-effect transistors, the drain of the fourth field-effect transistor is connected to the gate of the third field-effect transistor and their common terminal is connected to one of the terminals of the sixth resistor, the other terminal of this resistor is connected to the common the output of the fifth resistor and the output of the logic element.
Сущность изобретения поясняется схемой триггерного логического элемента И на полевых транзисторах (фиг. 1) и таблицей истинности (фиг. 2).The essence of the invention is illustrated by a circuit of a trigger logic element AND on field-effect transistors (Fig. 1) and a truth table (Fig. 2).
В триггерном логическом элементе И на полевых транзисторахминусовой выводисточника 1 питающего постоянного напряжения соединен с общей шиной и заземлен. Последовательно между собой включены полевые транзисторы 2 и 3, с индуцированными каналами n-типа. Сток полевого транзистора 2 подсоединен к плюсовому выводуисточника1 питающего постоянного напряжения.Затворыполевых транзисторов 2 и 3 образуют относительно "земли" два входа х 1 и х 2 логического элемента.Подложка полевого транзистора 2подключенак его истоку и их общий вывод соединен со стоком полевого транзистора 3. Подложка этого последнего полевого транзистора подключена к его истоку и их общий вывод соединен с одним из выводов резистора 4, другой вывод этого резистора заземлен.In the trigger logic element AND on field-effect transistors, the negative terminal of source 1 of the supply DC voltage is connected to a common bus and grounded. Field-effect transistors 2 and 3 are connected in series with each other, with n- type induced channels. The drain of field-effect transistor 2 is connected to the positive terminal of source 1 of the DC supply voltage. The gates of field-effect transistors 2 and 3 form, relative to the ground, two inputs x 1 and x 2 of the logic element. The substrate of field-effect transistor 2 is connected to its source and their common terminal is connected to the drain of field-effect transistor 3. Substrate this last field-effect transistor is connected to its source and their common terminal is connected to one of the terminals of resistor 4, the other terminal of this resistor is grounded.
Последовательно включены резистор5, полевой транзистор 6 с индуцированным каналом n-типа и резистор 7. Свободный вывод резистора 5подсоединен к общему выводу стока полевого транзистора 2 и выхода источника 1 питающего постоянного напряжения. Затвор полевого транзистора 6 подключен к общему выводу резистора 4 и истока и подложки полевого транзистора 3. Подложка полевого транзистора 6 подсоединена к его истоку, и их общий вывод соединен с одним из выводов резистора 7, другой вывод этого последнего резистора заземлен.Resistor 5, field-effect transistor 6 with an induced n- type channel, and resistor 7 are connected in series. The free terminal of resistor 5 is connected to the common drain terminal of field-effect transistor 2 and the output of DC supply voltage source 1. The gate of the field-effect transistor 6 is connected to the common terminal of the resistor 4 and the source and substrate of the field-effect transistor 3. The substrate of the field-effect transistor 6 is connected to its source, and their common terminal is connected to one of the terminals of the resistor 7, the other terminal of this last resistor is grounded.
Последовательно включены резистор 8 и полевой транзистор 9 с индуцированным каналом n-типа. Свободный вывод резистора 8 подсоединен к общему выводу резистора 5, стока полевого транзистора 2 и выхода источника 1 питающего постоянного напряжения. Подложка полевого транзистора 9 подключена к его истоку и их общий вывод соединен с общим выводом резистора 7, истока и подложки полевого транзистора 6. Затвор полевого транзистора 9 подключен к положительному выводу источника 10 опорного постоянного напряжения, минусовой вывод этого источника заземлен.Resistor 8 and field-effect transistor 9 with an n -type induced channel are connected in series. The free terminal of resistor 8 is connected to the common terminal of resistor 5, the drain of field-effect transistor 2 and the output of DC supply voltage source 1. The substrate of the field-effect transistor 9 is connected to its source and their common terminal is connected to the common terminal of the resistor 7, the source and the substrate of the field-effect transistor 6. The gate of the field-effect transistor 9 is connected to the positive terminal of the reference constant voltage source 10, the negative terminal of this source is grounded.
Последовательно включены полевой транзистор 11 с индуцированным каналом n-типа и резистор 12. Сток полевого транзистора 11 подсоединен к общему выводу резистора 5 и стока полевого транзистора 6. Подложка полевого транзистора 11 подключена к общему выводу резистора 12 и истока транзистора 11. Свободный вывод резистора 12 образует относительно "земли" вывод выхода y логического элемента.Field-effect transistor 11 with an n -type induced channel and resistor 12 are connected in series. The drain of field-effect transistor 11 is connected to the common terminal of resistor 5 and the drain of field-effect transistor 6. The substrate of field-effect transistor 11 is connected to the common terminal of resistor 12 and the source of transistor 11. Free terminal of resistor 12 forms the output pin y of the logic element relative to ground.
Последовательно включены полевой транзистор 13 с индуцированным каналом р-типа и резистор 14. Подожка полевого транзистора 13 подсоединена к его истоку и их общий вывод подключен к общему выводу резистора 8 и стока полевого транзистора 9. Затвор полевого транзистора 13 соединен с общим выводом резистора 5 и стоков полевых транзисторов 6 и 11. Общий вывод резистора 14 и стока полевого транзистора 13 подсоединен к затвору полевого транзистора 11. Свободный вывод резистора 14 подключен к общему выводу резистора 12 и вывода выхода у логического элемента. На фиг. 1 часть схемы на полевых транзисторах 11 и 13 является триггером на транзисторах противоположного типа проводимости, а часть схемы на полевых транзисторах 6 и 9 представляет собой переключатель тока. Резисторы 5 и 8 входят и в состав триггера на транзисторах противоположного типа проводимости и в состав переключателя тока. На фиг. 1 также приведен пунктирными линиями резистор Rн, условно отображающий внешнюю нагрузку логического элемента.Field-effect transistor 13 with an induced p -type channel and resistor 14 are connected in series. The base of field-effect transistor 13 is connected to its source and their common terminal is connected to the common terminal of resistor 8 and the drain of field-effect transistor 9. The gate of field-effect transistor 13 is connected to the common terminal of resistor 5 and drains of field-effect transistors 6 and 11. The common terminal of resistor 14 and the drain of field-effect transistor 13 is connected to the gate of field-effect transistor 11. The free terminal of resistor 14 is connected to the common terminal of resistor 12 and the output terminal of the logic element. In fig. 1 part of the circuit on field-effect transistors 11 and 13 is a trigger on transistors of the opposite type of conductivity, and part of the circuit on field-effect transistors 6 and 9 is a current switch. Resistors 5 and 8 are included both in the trigger on transistors of the opposite conductivity type and in the current switch. In fig. 1 also shows the resistor Rn in dotted lines, conditionally representing the external load of the logical element.
Триггерный логический элемент И на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень – уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт).The AND trigger logic element on field-effect transistors works as follows. Digital electronics uses low and high level electrical input and output signals. Low level - the level of logical zero corresponds to voltage values in the region of zero or closer to zero, high level - the level of logical one corresponds to voltage values in the region of several volts (often in the region of four volts).
Триггер на полевых транзисторах 11 и 13 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба полевых транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 5 и 14нулевые значения напряжения. Они прикладываются к затворам транзисторов 11 и 13, меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают этитранзисторы в закрытом состоянии. Во втором (условно) состоянии полевые транзисторы 11 и 13 открыты, их электрические токи создают напряжения в том числе на резисторах 5 и 14 по абсолютной величине и по значениям больше пороговых напряжений полевых транзисторов и поддерживают транзисторы 11 и 13 в открытом состоянии. Триггер натранзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера.The trigger on field-effect transistors 11 and 13 of opposite conductivity type has two equilibrium states. In the first (conditionally) state, both field-effect transistors are closed and do not conduct electric current. Then, including resistors 5 and 14, there are zero voltage values. They are applied to the gates of transistors 11 and 13, less than the threshold voltages of these transistors in absolute value and ultimately maintain these transistors in the closed state. In the second (conditionally) state, field-effect transistors 11 and 13 are open, their electric currents create voltages, including on resistors 5 and 14, in absolute value and in values greater than the threshold voltages of field-effect transistors and maintain transistors 11 and 13 in the open state. A trigger on transistors of the opposite conductivity type, like other common triggers, transitions from the first state to the second and vice versa when the control input voltages exceed the voltage values of the corresponding trigger thresholds.
Работа логического элемента И на полевых транзисторах отражается таблицей истинности (фиг. 2), где х 1 и х 2 - условное отображение входных сигналов, у- условное отображение сигнала на выходе логического элемента и N - номер строки по порядку. В соответствии с первыми тремя строками таблицы истинности на один или оба входа х 1 , и х 2 логического элемента поступают напряжения уровня логического нуля и в худшем случае состоянияпоследовательно соединенных транзисторов 2 и 3 находятся в районе их пороговых напряжений или закрыты. Тогда значение силы электрического тока через резистор 4в районе нуля, на затвор полевого транзистора 6 поступает напряжение уровня логического нуля и этот транзистор закрыт или его состояние в районе порогового напряжения. Значение падения напряжения на резисторе 5 на столько мало, что не влияет на состояние триггера на полевых транзисторах 11, 13 противоположного типа проводимости. Значение напряжения источника 10 опорного напряжения должно быть таким, чтобы падение напряжения на резисторе 8 поддерживало триггер на транзисторах противоположного типа проводимости в первом состоянии. Падение напряжения на резисторе 8 минусом приложено к истоку полевого транзистора 13, а плюсом через резистор 5 к затвору этого транзистора. По полярности и по значению напряжение на резисторе 8 поддерживает полевой транзистор 13 в закрытом состоянии или в районе порогового напряжения, а триггер на транзисторах противоположного типа проводимости в первом состоянии. Сила электрических токов полевых транзисторов 11, 13 триггера на транзисторах противоположного типа проводимости в первом состоянии стремится к нулю и в соответствии с этим напряжение на выходе у логического элемента соответствует уровню логического нуля (фиг. 2).The operation of a logical element AND on field-effect transistors is reflected in the truth table (Fig. 2), where x 1 and x 2 are the conditional display of input signals, y is the conditional display of the signal at the output of the logical element and N is the row number in order. In accordance with the first three rows of the truth table, voltages of the logical zero level are supplied to one or both inputs x 1 and x 2 of the logic element and, in the worst case, the states of series-connected transistors 2 and 3 are in the region of their threshold voltages or are closed. Then the value of the electric current through resistor 4 is in the region of zero, the gate of field-effect transistor 6 receives a logical zero level voltage and this transistor is closed or its state is in the region of the threshold voltage. The value of the voltage drop across resistor 5 is so small that it does not affect the state of the trigger on field-effect transistors 11, 13 of the opposite conductivity type. The voltage value of the reference voltage source 10 must be such that the voltage drop across resistor 8 maintains the trigger on transistors of the opposite conductivity type in the first state. The voltage drop across resistor 8 is applied with a minus to the source of field-effect transistor 13, and with a plus through resistor 5 to the gate of this transistor. In terms of polarity and value, the voltage on resistor 8 maintains field-effect transistor 13 in the closed state or in the region of the threshold voltage, and the trigger on transistors of the opposite type of conductivity in the first state. The strength of the electric currents of the field-effect transistors 11, 13 of the trigger on transistors of the opposite type of conductivity in the first state tends to zero and, in accordance with this, the voltage at the output of the logic element corresponds to the level of logical zero (Fig. 2).
В соответствии с четвертой строкой таблицы истинности (фиг. 2) на оба входах 1 , х 2 поступают напряжения уровня логической единицы. Оба последовательно включенных полевых транзистора 2, 3 открыты, напряжение на резисторе 4 и на затворе полевого транзистора 6 обеспечивают силу электрического тока этого полевого транзистора и падение напряжения на резисторе 5 достаточное для обеспечения открытого состояния полевого транзистора 13 и второе состояние триггера на транзисторах противоположного типа проводимости. Падение напряжения на резисторе 5 минусом приложено к затвору полевого транзистора 13, а плюсом через резистор 8 к истоку этого транзистора и этим обеспечивается второе состояние триггера на транзисторах противоположного типа проводимости. Сила электрических токов транзисторов 11, 13 этого триггера обеспечивает на внешней нагрузке Rн и на выходе у логического элемента напряжение уровня логической единицы (фиг. 2). Возросшая сила тока полевого транзистора 6 повышает напряжение на резисторе 7, тогда уменьшается напряжение затвор- исток полевого транзистора 9 и его состояние приближается к пороговому. Сила электрического тока полевого транзистора 9 весьма мала и мало ее влияние через резистор 8 на состояние триггера на транзисторах противоположного типа проводимости.В итоге приведенное последнее положение не изменяет приведенное перед этим состояние схемы и выходное напряжение логического элемента.In accordance with the fourth line of the truth table (Fig. 2), both inputs x 1 , x 2 receive logical unit level voltages. Both field-effect transistors 2 and 3 connected in series are open, the voltage on resistor 4 and on the gate of field-effect transistor 6 provides the electric current of this field-effect transistor and the voltage drop across resistor 5 is sufficient to ensure the open state of field-effect transistor 13 and the second state of the trigger on transistors of the opposite conductivity type . The voltage drop across resistor 5 is applied with a minus to the gate of field-effect transistor 13, and with a plus through resistor 8 to the source of this transistor, and this ensures the second state of the trigger on transistors of the opposite conductivity type. The strength of the electric currents of transistors 11, 13 of this trigger provides a logical unit level voltage at the external load R n and at the output of the logic element (Fig. 2). The increased current of field-effect transistor 6 increases the voltage across resistor 7, then the gate-source voltage of field-effect transistor 9 decreases and its state approaches the threshold. The strength of the electric current of the field-effect transistor 9 is very small and its influence through the resistor 8 on the state of the trigger on transistors of the opposite type of conductivity is small. As a result, the given last position does not change the previous state of the circuit and the output voltage of the logic element.
При переходе от уровня логического нуля одного или двух входных х 1 , х 2 сигналов (первые три строки 1-3 таблицы истинности) к уровню логической единицы обоих входных сигналов (4 строка таблицы истинности) в переключателе тока возрастает сила электрического тока полевого транзистора 6 в резисторе 7 и уменьшается в этом резисторе сила электрического тока полевого транзистора 9. При переходе от уровня логической единицы двух входных х 1 , х 2 сигналов к уровню логического нуля одного или двух входных х 1 , х 2 сигналов в переключателе тока уменьшается сила электрического тока полевого транзистора 6 в резисторе 7 и увеличивается в этом резисторе сила электрического тока полевого транзистора 9. Известно, что переключатели тока имеют повышенное быстродействие [Гольденберг Л.М. Импульсные устройства. - М.: Радио и связь, 1981, стр. 57, в разделе "Динамические характеристики" абзацы 1,2, ..., 6]. When moving from the logical zero level of one or two input x 1 , x 2 signals (the first three rows 1-3 of the truth table) to the logical one level of both input signals (4th row of the truth table), the electric current of the field-effect transistor 6 V increases in the current switch resistor 7 and the strength of the electric current of the field-effect transistor 9 in this resistor decreases. When moving from the logical one level of two input x 1 , x 2 signals to the logical zero level of one or two input x 1 , x 2 signals in the current switch, the strength of the electric current of the field-effect transistor decreases transistor 6 in resistor 7 and the electric current strength of field-effect transistor 9 in this resistor increases. It is known that current switches have increased speed [Goldenberg L.M. Pulse devices. - M.: Radio and Communications, 1981, p. 57, in the section “Dynamic characteristics” paragraphs 1,2, ..., 6].
Таким образом, в триггерном логическом элементе Ина полевых транзисторах сила электрического тока внешней нагрузки и на выходе у логического элемента равна сумме силы токов двух транзисторов 11 и 13, что повышает нагрузочную способность этого логического элемента. В прототипе сила электрического тока нагрузки определяется только однимполевым транзистором.Thus, in the trigger logic element of Ina field-effect transistors, the strength of the electric current of the external load and at the output of the logic element is equal to the sum of the current strength of two transistors 11 and 13, which increases the load capacity of this logic element. In the prototype, the strength of the load electric current is determined by only one field-effect transistor.
Claims (1)
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2807036C1 true RU2807036C1 (en) | 2023-11-09 |
Family
ID=
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680484A (en) * | 1984-10-19 | 1987-07-14 | Trw Inc. | Wired-AND FET logic gate |
| RU2715178C1 (en) * | 2019-11-06 | 2020-02-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger logic element on field-effect transistors |
| RU2728954C1 (en) * | 2019-11-15 | 2020-08-03 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger logic element and |
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680484A (en) * | 1984-10-19 | 1987-07-14 | Trw Inc. | Wired-AND FET logic gate |
| RU2715178C1 (en) * | 2019-11-06 | 2020-02-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger logic element on field-effect transistors |
| RU2728954C1 (en) * | 2019-11-15 | 2020-08-03 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger logic element and |
Non-Patent Citations (1)
| Title |
|---|
| ГУСЕВ В.Г., ГУСЕВ Ю.М., "Электроника и микропроцессорная техника", Москва, Высшая школа, 2004, стр. 610, рис. 8.14 (в). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2710950C1 (en) | Trigger logic element or on field-effect transistors | |
| US4578600A (en) | CMOS buffer circuit | |
| US4577124A (en) | CMOS Logic circuit | |
| JPH05243867A (en) | Comparator | |
| RU2693306C1 (en) | Trigger logic element nand on field transistors | |
| US4091293A (en) | Majority decision logic circuit | |
| KR20040012133A (en) | Level shifter and flat panel display | |
| RU2726853C1 (en) | Trigger logic element or/nor | |
| US5128556A (en) | Current-switching type logic circuit | |
| RU2704748C1 (en) | Flip-flop logic element not on field-effect transistors | |
| RU2710962C1 (en) | Trigger logic element or | |
| RU2807036C1 (en) | Trigger logic element and with field-effect transistors | |
| RU2817236C1 (en) | Trigger logic element and-not on field-effect transistors | |
| US20080116952A1 (en) | Latching input buffer circuit with variable hysteresis | |
| RU2813863C1 (en) | Trigger logic element nand/nor on field-effect transistors | |
| RU2813862C1 (en) | Trigger logic element and-or on field-effect transistors | |
| RU2797037C1 (en) | Trigger logic element or with field-effect transistors | |
| US4755696A (en) | CMOS binary threshold comparator | |
| RU2702051C1 (en) | Trigger synchronous r-s trigger on field-effect transistors | |
| RU2795046C1 (en) | Trigger logic element or-not of field-effect transistors | |
| JPS5823010B2 (en) | differential amplifier device | |
| RU2763585C1 (en) | Trigger logic element and/and-not on field-effect transistors | |
| US3597626A (en) | Threshold logic gate | |
| RU2756096C1 (en) | Trigger logic element and-not/or-not on field-effect transistors | |
| KR930001401B1 (en) | Sense amplifier |