RU2763585C1 - Trigger logic element and/and-not on field-effect transistors - Google Patents

Trigger logic element and/and-not on field-effect transistors Download PDF

Info

Publication number
RU2763585C1
RU2763585C1 RU2021115151A RU2021115151A RU2763585C1 RU 2763585 C1 RU2763585 C1 RU 2763585C1 RU 2021115151 A RU2021115151 A RU 2021115151A RU 2021115151 A RU2021115151 A RU 2021115151A RU 2763585 C1 RU2763585 C1 RU 2763585C1
Authority
RU
Russia
Prior art keywords
resistor
field
transistor
terminal
additional
Prior art date
Application number
RU2021115151A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU)
Priority to RU2021115151A priority Critical patent/RU2763585C1/en
Application granted granted Critical
Publication of RU2763585C1 publication Critical patent/RU2763585C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: digital circuitry.SUBSTANCE: invention relates to digital circuitry, automation and industrial electronics. Trigger logic element AND/AND-NOT on field-effect transistors contains six field-effect transistors, eight resistors and a source of DC voltage. Obtaining a technical result in the implementation of the invention is provided by the fact that in the logic element circuit, the electric current of the external load at both the non-inverting and inverting outputs is equal to the sum of the currents of the two field-effect transistors.EFFECT: increasing the load capacity of the trigger logic element AND/AND-NOT on field-effect transistors.1 cl, 2 dwg

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть применено в блоках вычислительной техники, использующих логические элементы.The invention relates to digital circuitry, automation and industrial electronics. In particular, it can be applied in computer technology units using logical elements.

Известна схема, реализирующая логическую операцию И [1. Опадчий Ю.Ф., Глудкин О.П., Гуров А.И. Аналоговая и цифровая электроника. - М.: Горячая линия - Телеком, 2003, стр. 515, рис. 14.8, а], содержащая три логических элемента и источник питающего постоянного напряжения. При реализации двухвходового варианта логических элементов на полевых транзисторах она состоит из девяти полевых транзисторов и источника питающего постоянного напряжения [2. Гольденберг Л.М. Импульсные и цифровые устройства. - М.: Связь, 1973, стр. 185, рис. 2.61, а].Known circuit that implements the logical operation And [1. Opadchy Yu.F., Gludkin O.P., Gurov A.I. Analog and digital electronics. - M.: Hotline - Telecom, 2003, p. 515, fig. 14.8, a], containing three logical elements and a source of DC supply voltage. When implementing a two-input version of logic elements on field-effect transistors, it consists of nine field-effect transistors and a source of DC supply voltage [2. Goldenberg L.M. Pulse and digital devices. - M.: Communication, 1973, p. 185, fig. 2.61a].

Недостаток ее заключается в том, что у нее малая нагрузочная способность, т.к. сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора. Если бы удалось получить, что сила тока нагрузки равнялась сумме токов двух и более транзисторов, то это повысило бы нагрузочную способность приведенной схемы.Its disadvantage lies in the fact that it has a low load capacity, tk. the strength of the electric current of the external load is determined by the strength of the electric current of one field-effect transistor. If it were possible to obtain that the load current was equal to the sum of the currents of two or more transistors, then this would increase the load capacity of the above circuit.

Наиболее близкой по технической сущности и достигаемому результату является выбранная в качестве прототипа схема, реализующая логическую операцию И [1. стр. 516, рис. 14,9 б], содержащая два логических элемента И-НЕ и источник питающего постоянного напряжения. При реализации двухвходового варианта логических элементов на полевых транзисторах оно включает в себя шесть полевых транзисторов и источник питающего постоянного напряжения [2. стр. 185, рис. 2.61, б].The closest in technical essence and the achieved result is the circuit chosen as a prototype that implements the logical operation AND [1. p. 516, fig. 14.9 b], containing two logic elements AND-NOT and a source of DC supply voltage. When implementing a two-input version of logic elements on field-effect transistors, it includes six field-effect transistors and a DC supply voltage source [2. p. 185, fig. 2.61b].

Недостаток ее заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора. Если бы удалось получить, что сила тока нагрузки равнялась сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность обсуждаемой схемы.Its disadvantage lies in the fact that it has a low load capacity, since the strength of the electric current of the external load is determined by the strength of the electric current of one field-effect transistor. If it were possible to obtain that the load current was equal to the sum of the currents of the two transistors, then this would increase the load capacity of the discussed circuit.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента И/И-НЕ на полевых транзисторах.The problem to be solved by the invention is to increase the load capacity of the trigger logic element AND/AND-NOT on field-effect transistors.

Это достигается тем, что в триггерный логический элемент И/И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, последовательно соединенные первый и второй полевые транзисторы с индуцированными каналами n-типа, выводы затворов которых образуют относительно «земли» первый и второй входы логического элемента, подложки обоих полевых транзисторов и исток второго транзистора заземлены, также имеется третий полевой транзистор тоже с индуцированным каналом n-типа, подложка которого соединена с его истоком, введены восемь резисторов и три дополнительных полевых транзистора, последовательно между собой включены первый резистор, третий полевой транзистор и второй резистор, свободный вывод первого резистора подключен к выходу (плюсовой вывод) источника питающего постоянного напряжения, общий вывод этого резистора и стока третьего полевого транзистора подсоединен к стоку первого полевого транзистора, последовательно между собой включены третий резистор, первый дополнительный полевой транзистор с индуцированным p-каналом и четвертый резистор, свободный вывод третьего резистора подключен к общему выводу первого резистора и выхода источника питающего постоянного напряжения, затвор первого дополнительного полевого транзистора подсоединен к общему выводу первого резистора, стоков первого и третьего полевых транзисторов, подложка первого дополнительного полевого транзистора соединена с общим выводом его истока и третьего резистора, общий вывод стока последнего полевого транзистора и четвертого резистора подключен к затвору третьего полевого транзистора, свободный вывод четвертого резистора соединен со свободным выводом второго резистора и их общий вывод образует относительно «земли» неинвертирующий выход логического элемента, последовательно включены второй дополнительный полевой транзистор с индуцированным p-каналом и пятый резистор, сток и подложка второго дополнительного транзистора подсоединены к общему выводу третьего резистора, истока и подложки первого дополнительного полевого транзистора, свободный вывод пятого резистора подключен к выводу инвертирующего выхода относительно «земли» логического элемента, последовательно между собой включены шестой резистор, третий дополнительный полевой транзистор с индуцированным n-каналом и седьмой резистор, свободный вывод шестого резистора подсоединен к общему выводу первого, третьего резисторов и выхода источника питания, общий вывод шестого резистора и стока третьего дополнительного транзистора подключен к затвору второго дополнительного транзистора, затвор третьего дополнительного транзистора соединен с общим выводом стока второго дополнительного транзистора и пятого резистора, подложка третьего дополнительного транзистора подключена к общему выводу истока этого транзистора и седьмого резистора, свободный вывод этого седьмого резистора соединен с общим выводом пятого резистора и инвертирующего выхода логического элемента, восьмой резистор включен между «землей» и общим выводом шестого резистора, затвора второго дополнительного транзистора и стока третьего дополнительного транзистора.This is achieved by the fact that in the trigger logic element AND / AND-NOT on field-effect transistors, containing a supply DC voltage source, the common bus (negative terminal) of which is grounded, the first and second field-effect transistors with induced n-type channels are connected in series, the gate terminals of which they form the first and second inputs of the logic element relative to the "ground", the substrates of both field-effect transistors and the source of the second transistor are grounded, there is also a third field-effect transistor, also with an induced n-type channel, the substrate of which is connected to its source, eight resistors and three additional field-effect transistors are introduced , the first resistor, the third field-effect transistor and the second resistor are connected in series with each other, the free terminal of the first resistor is connected to the output (positive terminal) of the DC supply voltage source, the common terminal of this resistor and the drain of the third field-effect transistor is connected to the drain of the first field-effect transistor, in series the third resistor, the first additional field-effect transistor with an induced p-channel and the fourth resistor are turned on, the free terminal of the third resistor is connected to the common terminal of the first resistor and the output of the DC supply voltage source, the gate of the first additional field-effect transistor is connected to the common terminal of the first resistor, the drains of the first and the third field-effect transistors, the substrate of the first additional field-effect transistor is connected to the common terminal of its source and the third resistor, the common drain terminal of the last field-effect transistor and the fourth resistor is connected to the gate of the third field-effect transistor, the free terminal of the fourth resistor is connected to the free terminal of the second resistor and their common terminal forms a non-inverting output of the logic element relative to the "ground", the second additional field-effect transistor with an induced p-channel and the fifth resistor are connected in series, the drain and the substrate of the second additional transistor are connected to the common to the terminal of the third resistor, the source and substrate of the first additional field effect transistor, the free terminal of the fifth resistor is connected to the terminal of the inverting output relative to the "ground" of the logic element, the sixth resistor is connected in series with each other, the third additional field effect transistor with an induced n-channel and the seventh resistor, free the terminal of the sixth resistor is connected to the common terminal of the first, third resistors and the power supply output, the common terminal of the sixth resistor and the drain of the third additional transistor is connected to the gate of the second additional transistor, the gate of the third additional transistor is connected to the common terminal of the drain of the second additional transistor and the fifth resistor, the substrate of the third additional transistor is connected to the common output of the source of this transistor and the seventh resistor, the free output of this seventh resistor is connected to the common output of the fifth resistor and the inverting output of the logic element, the eighth resistor connected between the "ground" and the common output of the sixth resistor, the gate of the second additional transistor and the drain of the third additional transistor.

Сущность изобретения поясняется схемой триггерного логического элемента И/И-НЕ на полевых транзисторах (фиг. 1) и его таблицей истинности (фиг. 2).The essence of the invention is illustrated by the circuit of the trigger logic element AND/AND-NOT on field-effect transistors (Fig. 1) and its truth table (Fig. 2).

В триггерном логическом элементе И/И-НЕ на полевых транзисторах (фиг. 1) общая шина (минусовой вывод) источника 1 питающего постоянного напряжения заземлена. Последовательно между собой включены полевые транзисторы 2 и 3 с индуцированными каналами n-типа. Подложки обоих транзисторов заземлены, а вывод затворов образуют относительно «земли» первый

Figure 00000001
и второй
Figure 00000002
входы логического элемента И/И-НЕ. Исток полевого транзистора 3 заземлен.In the trigger logic element AND/AND-NOT on field-effect transistors (Fig. 1), the common bus (negative output) of the source 1 of the DC supply voltage is grounded. FETs 2 and 3 with n-type induced channels are connected in series with each other. The substrates of both transistors are grounded, and the output of the gates form the first terminal relative to the "ground".
Figure 00000001
and second
Figure 00000002
inputs of the logic element AND/AND-NOT. The source of the field effect transistor 3 is grounded.

Последовательно между собой включены резистор 4, полевой транзистор 5 с индуцированным каналом n-типа и резистор 6. Свободный вывод резистора 4 подключен к выходу (плюсовой вывод) источника 1 питающего постоянного напряжения. Общий вывод этого резистора и стока полевого транзистора 5 подсоединен к стоку полевого транзистора 2. Подложка полевого транзистора 5 соединена с общим выводом его истока резистора 6.A resistor 4, a field-effect transistor 5 with an induced n-type channel and a resistor 6 are connected in series with each other. The free terminal of the resistor 4 is connected to the output (positive terminal) of the DC supply voltage source 1. The common terminal of this resistor and the drain of the field effect transistor 5 is connected to the drain of the field effect transistor 2. The substrate of the field effect transistor 5 is connected to the common terminal of its source of the resistor 6.

Последовательно включены резистор 7, полевой транзистор 8 с индуцированным каналом p-типа и резистор 9. Свободный вывод резистора 7 подключен к общему выводу резистора 4 и выхода источника 1 питающего постоянного напряжения. Затвор полевого транзистора 8 подсоединен к общему выводу резистора 4, стоков полевых транзисторов 2 и 5. Подложка полевого транзистора 8 соединена с общим выводом истока этого транзистора и резистора 7. Общий вывод стока транзистора 8 и резистора 9 соединен с затворами полевого транзистора 5. Свободный вывод резистора 9 подключен к свободному выводу резистора 6 и их общий вывод образует относительно «земли» неинвертирующий выход

Figure 00000003
логического элемента. Последовательно включены полевой транзистор 10 с индуцированным каналом p-типа и резистор 11. Исток и подложка транзистора 10 подсоединены к общему выводу резистора 7, истока и подложки транзистора 8. Свободный вывод резистора 11 подключен к выводу инвертирующего выхода
Figure 00000004
логического элемента. Последовательно между собой включены резистор 12, полевой транзистор 13 с индуцированным каналом n-типа и резистор 14. Свободный вывод резистора 12 подсоединен к общему выводу резисторов 4, 7 и выхода источника 1 питания. Общий вывод резистора 12 и стока полевого транзистора 13 подключен к затвору транзистора 10. Затвор полевого транзистора 13 соединен с общим выводом стока транзистора 10 и резистора 11. Подложка транзистора 13 подключена к общему выводу его истока и резистора 14. Свободный вывод резистора 14 соединен с общим выводом резистора 11 и выводом инвертирующего выхода
Figure 00000004
логического элемента. Резистор 15 включен между «землей» и общим выводом резистора 12, затвора транзистора 10 и стока транзистора 13. Для наглядности на фиг. 1 пунктирными линиями приведены резисторы
Figure 00000005
, который условно отображает внешнюю нагрузку логического элемента по неинвертирующему выходу
Figure 00000003
, и
Figure 00000006
, который условно отображает внешнюю нагрузку по инвертирующему
Figure 00000004
выходу. Часть схемы на фиг. 1 на полевых транзисторах 5, 8 и резисторах 4, 6, 7 и 9 является первым триггером на полевых транзисторах противоположного типа проводимости. Второй такой триггер выполнен на полевых транзисторах 10, 13. Для этих двух триггеров резистор 7 является общим.Resistor 7, field-effect transistor 8 with an induced p-type channel and resistor 9 are connected in series. The free terminal of resistor 7 is connected to the common terminal of resistor 4 and the output of DC supply voltage source 1. The gate of the field-effect transistor 8 is connected to the common terminal of resistor 4, the drains of field-effect transistors 2 and 5. The substrate of the field-effect transistor 8 is connected to the common source terminal of this transistor and resistor 7. The common terminal of the drain of transistor 8 and resistor 9 is connected to the gates of field-effect transistor 5. Free terminal resistor 9 is connected to the free terminal of resistor 6 and their common terminal forms a non-inverting output relative to the "ground"
Figure 00000003
logical element. Field-effect transistor 10 with an induced p-type channel and resistor 11 are connected in series. The source and substrate of transistor 10 are connected to the common terminal of resistor 7, the source and substrate of transistor 8. The free terminal of resistor 11 is connected to the terminal of the inverting output
Figure 00000004
logical element. A resistor 12, a field effect transistor 13 with an induced n-type channel and a resistor 14 are connected in series with each other. The free terminal of the resistor 12 is connected to the common terminal of the resistors 4, 7 and the output of the power source 1. The common terminal of the resistor 12 and the drain of the field effect transistor 13 is connected to the gate of the transistor 10. The gate of the field effect transistor 13 is connected to the common terminal of the drain of the transistor 10 and the resistor 11. The substrate of the transistor 13 is connected to the common terminal of its source and the resistor 14. The free terminal of the resistor 14 is connected to the common resistor 11 output and inverting output output
Figure 00000004
logical element. Resistor 15 is connected between ground and the common terminal of resistor 12, the gate of transistor 10, and the drain of transistor 13. For clarity, FIG. 1 dotted lines show resistors
Figure 00000005
, which conditionally displays the external load of the logic element on the non-inverting output
Figure 00000003
, and
Figure 00000006
, which conditionally displays the external load on the inverting
Figure 00000004
exit. Part of the circuit in Fig. 1 on FETs 5, 8 and resistors 4, 6, 7 and 9 is the first trigger on FETs of the opposite type of conductivity. The second such trigger is made on field-effect transistors 10, 13. For these two triggers, resistor 7 is common.

Триггерный логический элемент И/И-НЕ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы с низким и высоким уровнем напряжения. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт). Работа логического элемента И/И-НЕ отображается известной таблицей истинности (фиг. 2), где N - номер строки по порядку,

Figure 00000001
и
Figure 00000002
- условное отображение входных сигналов,
Figure 00000003
- условное отображение выходного сигнала на неинвертирующем выходе и
Figure 00000004
- на инвертирующем выходе.Trigger logic element AND / AND-NOT on field-effect transistors works as follows. Digital electronics uses low and high voltage input and output electrical signals. Low level - the level of logical zero corresponds to voltage values in the region of zero (closer to zero), high level - the level of logical one corresponds to voltage values \u200b\u200bin the region of units of volts (often in the region of four volts). The operation of the AND/AND-NOT logical element is displayed by the known truth table (Fig. 2), where N is the row number in order,
Figure 00000001
and
Figure 00000002
- conditional display of input signals,
Figure 00000003
- conditional display of the output signal at the non-inverting output and
Figure 00000004
- at the inverting output.

Первые три строки таблицы истинности (фиг. 2) соответствуют тому, что на один или оба входа

Figure 00000001
,
Figure 00000002
воздействует напряжение уровня логического нуля. Состояние полевых транзисторов 2, 3 в районе порогового напряжения, сила тока через них в районе нуля, напряжение от него на резисторе 4 тоже в районе нуля, меньше порогового напряжения полевого транзистора 8 и не влияет на состояние триггера на полевых транзисторах 5, 8. Триггер на полевых транзисторах противоположного типа проводимости имеет два состояния равновесия. Первое (условно) состояние этого триггера соответствует закрытому состоянию обоих транзисторов и нулевым значениям силы электрического тока через резисторы 4, 6, 7 и 9. Такой ток определяет нулевые значения напряжения в том числе на резисторах 4 и 9. Эти напряжения приложены к затворам транзисторов 5 и 8, меньше по абсолютной величине порогового напряжений этих транзисторов и поддерживают их в закрытом состоянии. Во втором (условно) состоянии транзисторы 5, 8 триггера открыты, их электрические токи создают в том числе на резисторах 4, 9 значения напряжений, по абсолютной величине превышающие пороговые напряжения транзисторов и тем самым поддерживают их в открытом состоянии. Обсуждаемый триггер переходит из первого состояния во второе и наоборот, как и другие распространенные триггеры, если значения управляющих напряжений превысят пороговые напряжения срабатывания триггера на транзисторах противоположного типа проводимости. Значение сопротивления резистора 15 может обеспечивать на резисторе 12 значение напряжения превышающее пороговое напряжение срабатывания триггера на транзисторах 10, 13 и обеспечивать его второе состояние. Тогда электрические токи транзисторов 10 и 13 обеспечивают на инвертирующем выходе
Figure 00000004
логического элемента И/И-НЕ и на внешней нагрузке
Figure 00000006
уровень логической единицы (высокий уровень напряжения). Напряжение на резисторе 7 от электрического тока полевого транзистора 10 через резистор 4 плюсом приложено к затвору транзистора 8 с индуцированным каналом p-типа и в итоге обеспечивает первое состояние первого триггера на транзисторах 5, 8. Тогда на неинвертирующем выходе
Figure 00000003
и условной нагрузке
Figure 00000007
низкий уровень напряжения - уровень логического нуля.The first three rows of the truth table (Fig. 2) correspond to the fact that one or both inputs
Figure 00000001
,
Figure 00000002
logical zero level voltage is applied. The state of field-effect transistors 2, 3 is near the threshold voltage, the current through them is near zero, the voltage from it across resistor 4 is also near zero, it is less than the threshold voltage of field-effect transistor 8 and does not affect the state of the trigger on field-effect transistors 5, 8. Trigger on field-effect transistors of the opposite type of conductivity has two states of equilibrium. The first (conditionally) state of this trigger corresponds to the closed state of both transistors and zero values of the electric current strength through resistors 4, 6, 7 and 9. This current determines the zero voltage values, including on resistors 4 and 9. These voltages are applied to the gates of transistors 5 and 8, less than the absolute value of the threshold voltage of these transistors and keep them in the closed state. In the second (conditionally) state, the trigger transistors 5, 8 are open, their electric currents create, among other things, voltage values on resistors 4, 9, which in absolute value exceed the threshold voltages of the transistors and thereby maintain them in the open state. The trigger under discussion passes from the first state to the second and vice versa, like other common triggers, if the values of the control voltages exceed the threshold trigger voltages on transistors of the opposite type of conductivity. The resistance value of the resistor 15 can provide a voltage value on the resistor 12 exceeding the threshold trigger voltage on the transistors 10, 13 and provide its second state. Then the electric currents of transistors 10 and 13 provide at the inverting output
Figure 00000004
logic element AND / AND-NOT and on an external load
Figure 00000006
logical unit level (high voltage level). The voltage across resistor 7 from the electric current of the field-effect transistor 10 through resistor 4 is positively applied to the gate of transistor 8 with an induced p-type channel and, as a result, provides the first state of the first trigger on transistors 5, 8. Then at the non-inverting output
Figure 00000003
and conditional load
Figure 00000007
low voltage level - logic zero level.

В соответствии с четвертой строкой таблицы истинности (фиг. 2) на оба входа логического элемента поступают напряжения уровня логической единицы. От этого повышенная сила электрического тока последовательно соединенных полевых транзисторов 2, 3 создает повышенное напряжение на резисторе 4 и на затворе полевого транзистора 8 достаточное для перевода триггера на полевых транзисторах 5, 8 во второе состояние с учетом делителя на транзисторах 12, 15 и резистора 7 общего для двух имеющихся триггеров. Тогда электрические токи полевых транзисторов 5, 8 создают на неинвертирующем выходе

Figure 00000003
и на условной нагрузке
Figure 00000007
повышенное напряжение уровня логической единицы. Электрический ток полевого транзистора 8 создает на резисторе 7 напряжение, которое через резистор 12 плюсом прикладывается к затвору транзистора 10 с индуцированным p-каналом и является достаточным для перевода второго триггера на транзисторах 10, 13 в первое состояние с учетом делителя на резисторах 12, 15. Тогда на инвертирующем выходе
Figure 00000004
и на условной нагрузке
Figure 00000008
имеется напряжение уровня логического нуля.In accordance with the fourth line of the truth table (Fig. 2), both inputs of the logic element receive the voltage level of the logical unit. From this, the increased electric current of the series-connected field-effect transistors 2, 3 creates an increased voltage at the resistor 4 and at the gate of the field-effect transistor 8, sufficient to transfer the trigger on field-effect transistors 5, 8 to the second state, taking into account the divider on transistors 12, 15 and resistor 7 in common for two available triggers. Then the electric currents of field-effect transistors 5, 8 are created at the non-inverting output
Figure 00000003
and conditional load
Figure 00000007
increased voltage of the logical unit level. The electric current of the field-effect transistor 8 creates a voltage on the resistor 7, which is applied positively through the resistor 12 to the gate of the transistor 10 with an induced p-channel and is sufficient to transfer the second trigger on the transistors 10, 13 to the first state, taking into account the divider on the resistors 12, 15. Then at the inverting output
Figure 00000004
and conditional load
Figure 00000008
there is a logic-zero voltage.

Таким образом, в триггерном логическом элементе И/И-НЕ на полевых транзисторах сила электрического тока внешней нагрузки и на неинвертирующем, и на инвертирующем выходах равна сумме силы токов не одного, а двух полевых транзисторов, что повышает его нагрузочную способность.Thus, in the trigger logic element AND / AND-NOT on field-effect transistors, the electric current of the external load on both the non-inverting and inverting outputs is equal to the sum of the currents of not one, but two field-effect transistors, which increases its load capacity.

Claims (1)

Триггерный логический элемент И/И-НЕ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, последовательно соединённые первый и второй полевые транзисторы с индуцированными каналами n-типа, выводы затворов которых образуют относительно «земли» первый и второй входы логического элемента, подложки обоих полевых транзисторов и исток второго транзистора заземлены, также имеется третий полевой транзистор тоже с индуцированным каналом n-типа, подложка которого соединена с его истоком, отличающийся тем, что в него введены восемь резисторов и три дополнительных полевых транзистора, последовательно между собой включены первый резистор, третий полевой транзистор и второй резистор, свободный вывод первого резистора подключён к выходу (плюсовой вывод) источника питающего постоянного напряжения, общий вывод этого резистора и стока третьего полевого транзистора подсоединён к стоку первого полевого транзистора, последовательно между собой включены третий резистор, первый дополнительный полевой транзистор с индуцированным p-каналом и четвёртый резистор, свободный вывод третьего резистора подключён к общему выводу первого резистора и выхода источника питающего постоянного напряжения, затвор первого дополнительного полевого транзистора подсоединён к общему выводу первого резистора, стоков первого и третьего полевых транзисторов, подложка первого дополнительного полевого транзистора соединена с общим выводом его истока и третьего резистора, общий вывод стока последнего полевого транзистора и четвёртого резистора подключён к затвору третьего полевого транзистора, свободный вывод четвёртого резистора соединён со свободным выводом второго резистора и их общий вывод образует относительно «земли» неинвертирующий выход логического элемента, последовательно включены второй дополнительный полевой транзистор с индуцированным p-каналом и пятый резистор, сток и подложка второго дополнительного транзистора подсоединены к общему выводу третьего резистора, истока и подложки первого дополнительного полевого транзистора, свободный вывод пятого резистора подключён к выводу инвертирующего выхода относительно «земли» логического элемента, последовательно между собой включены шестой резистор, третий дополнительный полевой транзистор с индуцированным n-каналом и седьмой резистор, свободный вывод шестого резистора подсоединён к общему выводу первого, третьего резисторов и выхода источника питания, общий вывод шестого резистора и стока третьего дополнительного транзистора подключён к затвору второго дополнительного транзистора, затвор третьего дополнительного транзистора соединён с общим выводом стока второго дополнительного транзистора и пятого резистора, подложка третьего дополнительного транзистора подключена к общему выводу истока этого транзистора и седьмого резистора, свободный вывод этого седьмого резистора соединён с общим выводом пятого резистора и инвертирующего выхода логического элемента, восьмой резистор включён между «землёй» и общим выводом шестого резистора, затвора второго дополнительного транзистора и стока третьего дополнительного транзистора.Trigger logic element AND / AND-NOT on field-effect transistors, containing a supply voltage source, the common bus (negative terminal) of which is grounded, the first and second field-effect transistors connected in series with induced n-type channels, the gate terminals of which form the first and the second inputs of the logic element, the substrates of both field-effect transistors and the source of the second transistor are grounded, there is also a third field-effect transistor, also with an n-type induced channel, the substrate of which is connected to its source, characterized in that eight resistors and three additional field-effect transistors are introduced into it , the first resistor, the third field-effect transistor and the second resistor are connected in series with each other, the free terminal of the first resistor is connected to the output (positive terminal) of the DC supply voltage source, the common terminal of this resistor and the drain of the third field-effect transistor is connected to the drain of the first field-effect transistor, in series the third resistor, the first additional field-effect transistor with an induced p-channel and the fourth resistor are connected to each other, the free terminal of the third resistor is connected to the common terminal of the first resistor and the output of the DC supply voltage source, the gate of the first additional field-effect transistor is connected to the common terminal of the first resistor, the drains of the first and the third field-effect transistors, the substrate of the first additional field-effect transistor is connected to the common terminal of its source and the third resistor, the common drain terminal of the last field-effect transistor and the fourth resistor is connected to the gate of the third field-effect transistor, the free terminal of the fourth resistor is connected to the free terminal of the second resistor and their common terminal forms a non-inverting output of the logic element relative to the "ground", the second additional field-effect transistor with an induced p-channel and the fifth resistor are connected in series, the drain and the substrate of the second additional transistor are connected to the to the terminal of the third resistor, the source and substrate of the first additional field effect transistor, the free terminal of the fifth resistor is connected to the terminal of the inverting output relative to the "ground" of the logic element, the sixth resistor is connected in series with each other, the third additional field effect transistor with an induced n-channel and the seventh resistor, free the output of the sixth resistor is connected to the common output of the first, third resistors and the power supply output, the common output of the sixth resistor and the drain of the third additional transistor is connected to the gate of the second additional transistor, the gate of the third additional transistor is connected to the common output of the drain of the second additional transistor and the fifth resistor, the substrate of the third additional transistor is connected to the common output of the source of this transistor and the seventh resistor, the free output of this seventh resistor is connected to the common output of the fifth resistor and the inverting output of the logic element, the eighth resistor op is connected between the "ground" and the common terminal of the sixth resistor, the gate of the second additional transistor and the drain of the third additional transistor.
RU2021115151A 2021-05-27 2021-05-27 Trigger logic element and/and-not on field-effect transistors RU2763585C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2021115151A RU2763585C1 (en) 2021-05-27 2021-05-27 Trigger logic element and/and-not on field-effect transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2021115151A RU2763585C1 (en) 2021-05-27 2021-05-27 Trigger logic element and/and-not on field-effect transistors

Publications (1)

Publication Number Publication Date
RU2763585C1 true RU2763585C1 (en) 2021-12-30

Family

ID=80039979

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2021115151A RU2763585C1 (en) 2021-05-27 2021-05-27 Trigger logic element and/and-not on field-effect transistors

Country Status (1)

Country Link
RU (1) RU2763585C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2813863C1 (en) * 2023-11-23 2024-02-19 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element nand/nor on field-effect transistors

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680484A (en) * 1984-10-19 1987-07-14 Trw Inc. Wired-AND FET logic gate
US4912745A (en) * 1987-05-19 1990-03-27 Gazelle Microcircuits, Inc. Logic circuit connecting input and output signal lines
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2166837C1 (en) * 2000-01-25 2001-05-10 Таганрогский государственный радиотехнический университет Integrated-circuit and-or-not gate
RU2693306C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element nand on field transistors
RU2693298C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggering logic element nor on field transistors
RU2704748C1 (en) * 2019-04-09 2019-10-30 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Flip-flop logic element not on field-effect transistors
RU2710950C1 (en) * 2019-09-10 2020-01-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or on field-effect transistors
RU2715178C1 (en) * 2019-11-06 2020-02-25 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element on field-effect transistors

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680484A (en) * 1984-10-19 1987-07-14 Trw Inc. Wired-AND FET logic gate
US4912745A (en) * 1987-05-19 1990-03-27 Gazelle Microcircuits, Inc. Logic circuit connecting input and output signal lines
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2166837C1 (en) * 2000-01-25 2001-05-10 Таганрогский государственный радиотехнический университет Integrated-circuit and-or-not gate
RU2693306C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element nand on field transistors
RU2693298C1 (en) * 2018-10-16 2019-07-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Triggering logic element nor on field transistors
RU2704748C1 (en) * 2019-04-09 2019-10-30 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Flip-flop logic element not on field-effect transistors
RU2710950C1 (en) * 2019-09-10 2020-01-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or on field-effect transistors
RU2715178C1 (en) * 2019-11-06 2020-02-25 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element on field-effect transistors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2813863C1 (en) * 2023-11-23 2024-02-19 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element nand/nor on field-effect transistors
RU2827120C1 (en) * 2024-02-13 2024-09-23 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element and/nand on field-effect transistors

Similar Documents

Publication Publication Date Title
RU2693298C1 (en) Triggering logic element nor on field transistors
RU2710950C1 (en) Trigger logic element or on field-effect transistors
RU2693306C1 (en) Trigger logic element nand on field transistors
RU2715178C1 (en) Trigger logic element on field-effect transistors
KR100246163B1 (en) Level shifting circuit
RU2726853C1 (en) Trigger logic element or/nor
US4581545A (en) Schmitt trigger circuit
RU2704748C1 (en) Flip-flop logic element not on field-effect transistors
US10447268B2 (en) Level shifter circuit, corresponding device and method
RU2763585C1 (en) Trigger logic element and/and-not on field-effect transistors
RU2795046C1 (en) Trigger logic element or-not of field-effect transistors
RU2756096C1 (en) Trigger logic element and-not/or-not on field-effect transistors
RU2759863C1 (en) Trigger logic element and/or on field transistors
RU2763152C1 (en) Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2779928C2 (en) Trigger logic element or/or-not on field transistors
RU2797037C1 (en) Trigger logic element or with field-effect transistors
RU2813863C1 (en) Trigger logic element nand/nor on field-effect transistors
RU2789081C1 (en) Trigger asynchronous d fet trigger
RU2813862C1 (en) Trigger logic element and-or on field-effect transistors
RU2727613C1 (en) Triggering and/nand logic element
RU2827114C1 (en) Trigger logic element or/nor on field-effect transistors
RU2817236C1 (en) Trigger logic element and-not on field-effect transistors
RU2807036C1 (en) Trigger logic element and with field-effect transistors
RU2689197C1 (en) Triggering asynchronous d trigger on field-effect transistors
RU2702051C1 (en) Trigger synchronous r-s trigger on field-effect transistors