RU2710950C1 - Trigger logic element or on field-effect transistors - Google Patents

Trigger logic element or on field-effect transistors Download PDF

Info

Publication number
RU2710950C1
RU2710950C1 RU2019128403A RU2019128403A RU2710950C1 RU 2710950 C1 RU2710950 C1 RU 2710950C1 RU 2019128403 A RU2019128403 A RU 2019128403A RU 2019128403 A RU2019128403 A RU 2019128403A RU 2710950 C1 RU2710950 C1 RU 2710950C1
Authority
RU
Russia
Prior art keywords
additional
field
transistor
resistor
transistors
Prior art date
Application number
RU2019128403A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Максим Сергеевич Брусов
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2019128403A priority Critical patent/RU2710950C1/en
Application granted granted Critical
Publication of RU2710950C1 publication Critical patent/RU2710950C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: digital circuitry.SUBSTANCE: logic OR element on field transistors is proposed, which contains four field transistors, five resistors and source of supplying direct voltage. Novelty is that it includes five additional resistors and an additional field-effect transistor with an induced n-type channel, as well as switching on elements.EFFECT: high load-carrying capacity of trigger logic element OR on field-effect transistors.1 cl, 2 dwg

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuitry, automation and industrial electronics. It, in particular, can be used in blocks of computer technology built on logic elements.

Известен логический элемент ИЛИ-НЕ на полевых транзисторах [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. – М.: Высшая школа, 2004, стр. 610, рис. 8.14 в], содержащий шесть полевых транзисторов: ярусно включенных три транзистора с индуцированными каналами р-типа и параллельно включенных три транзистора с индуцированными каналами n-типа, а также источник постоянного напряжения.The well-known logical element OR-NOT on field-effect transistors [Gusev V.G., Gusev Yu.M. Electronics and microprocessor technology. - M.: Higher School, 2004, p. 610, Fig. 8.14 c], containing six field-effect transistors: three transistors with induced p-type channels and a parallel connected three transistors with induced n-type channels, as well as a constant voltage source.

Недостаток его заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора. В ярусной части схемы полевые транзисторы включены последовательно, тогда сила электрического тока одного транзистора равна силе электрического тока всех других транзисторов в этом ярусном включении, а эквивалентная сила электрического тока по существу равна силе электрического тока одного транзистора. И этот ток замыкается на внешнюю нагрузку. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы электрических токов двух или более транзисторов, то это повысило бы нагрузочную способность логического элемента.Its disadvantage is that it has a small load capacity, since the strength of the electric current of an external load is determined by the strength of the electric current of one field-effect transistor. In the tier part of the circuit, field-effect transistors are connected in series, then the electric current strength of one transistor is equal to the electric current strength of all other transistors in this tiered inclusion, and the equivalent electric current strength is essentially equal to the electric current strength of one transistor. And this current is closed to an external load. If it were possible to obtain that the strength of the electric current of the load was equal to the sum of the electric currents of two or more transistors, then this would increase the load capacity of the logic element.

Наиболее близким по технической сущности является выбранный в качестве прототипа логически элемент ИЛИ-НЕ на полевых транзисторах [Шило В.Л. Популярные цифровые микросхемы. – М.: Радио и связь, 1989, стр. 203, рис. 2.10, а], содержащий четыре полевых транзистора: два транзистора с индуцированными каналами p-типа и два транзистора с индуцированными каналами n-типа, а также источник постоянного напряжения.The closest in technical essence is the logical OR-NOT element selected as a prototype on field-effect transistors [Shilo V.L. Popular digital circuits. - M.: Radio and Communications, 1989, p. 203, Fig. 2.10, a] containing four field-effect transistors: two transistors with induced p-type channels and two transistors with induced n-type channels, as well as a constant voltage source.

Недостаток его заключается в том, что у него малая нагрузочная способность, так сила электрического тока внешней нагрузки в итоге (в эквиваленте) определяется силой электрического тока только одного транзистора. Электрический ток внешней нагрузки здесь определяется транзисторами с индуцированными каналами p-типа, а эти два транзистора включены между собой последовательно, поэтому сила тока нагрузки по существу определяется силой тока одного транзистора. Если бы удалось получить, что сила электрического тока нагрузки равнялась сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность логического элемента.Its disadvantage is that it has a small load capacity, so the strength of the electric current of the external load in the end (in equivalent) is determined by the strength of the electric current of only one transistor. The electric current of the external load here is determined by transistors with induced p-type channels, and these two transistors are connected in series with each other, so the load current is essentially determined by the current strength of one transistor. If it were possible to obtain that the strength of the electric current of the load was equal to the sum of the current strengths of two transistors, then this would increase the load capacity of the logic element.

Задача, на решение которой направлены изобретения, состоит в повышении нагрузочной способности триггерного логического элемента ИЛИ на полевых транзисторах.The problem to which the invention is directed is to increase the load capacity of the trigger logic element OR on field-effect transistors.

Это достигается тем, что в триггерный логический элемент ИЛИ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединенные два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента ИЛИ, также имеется третий полевой транзистор, но с индуцированным p-каналом, подложка которого соединена с его истоком, введены пять дополнительных резисторов и дополнительный полевой транзистор с индуцированным каналом n-типа, а также изменено включение элементов, последовательно между собой включены первый дополнительный резистор, дополнительный транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подключен к выходу источника питающего постоянного напряжения, общий вывод первого дополнительного резистора и стока дополнительного транзистора соединен со стоками первого и второго полевых транзисторов, а подложка дополнительного транзистора соединена с общим выводом истока этого транзистора и второго дополнительного резистора, также последовательно между собой включены третий дополнительный резистор, третий полевой транзистор и четвертый дополнительный резистор, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора и выхода источника питающего постоянного напряжения, затвор третьего полевого транзистора соединен с общим выводом первого дополнительного резистора и стоков первого, второго и дополнительного полевых транзисторов, общий вывод стока третьего полевого транзистора и четвертого дополнительного резистора соединен с затвором дополнительного транзистора, пятый дополнительный резистор включен между «землей» и общим выводом, третьего дополнительного резистора, истока и подложки третьего полевого транзистора, выход логического элемента относительно «земли» образует общий вывод второго и четвертого дополнительных резисторов.This is achieved by the fact that an OR gate trigger on field-effect transistors contains a DC voltage source, the common bus (minus terminal) of which is grounded, two field-effect transistors with induced n-type channels connected in parallel, the sources and substrates of which are grounded, and the gate leads form the first and second inputs relative to the "ground" of the OR gate, there is also a third field-effect transistor, but with an induced p-channel, the substrate of which is connected to its source, five additional ln resistors and an additional field-effect transistor with an induced n-type channel, and also the elements are switched on, the first additional resistor, the additional transistor and the second additional resistor are connected in series, the free output of the first additional resistor is connected to the output of the DC supply, the common output of the first additional resistor and drain additional transistor connected to the drains of the first and second field effect transistors, and the substrate additional o the transistor is connected to the common terminal of the source of this transistor and the second additional resistor, the third additional resistor, the third field effect transistor and the fourth additional resistor are also connected in series, the free terminal of the third additional resistor is connected to the common terminal of the first additional resistor and the output of the supply DC voltage source, the gate of the third field-effect transistor is connected to the common terminal of the first additional resistor and drains of the first, second and additional field-effect transistors, the common drain terminal of the third field-effect transistor and the fourth additional resistor is connected to the gate of the additional transistor, the fifth additional resistor is connected between the "ground" and the common terminal, the third additional resistor, the source and substrate of the third field-effect transistor, the output of the logic element relative to the "ground" forms a common conclusion of the second and fourth additional resistors.

Сущность изобретения поясняется чертежом (фиг. 1) – где изображена схема цепи.The invention is illustrated in the drawing (Fig. 1) - which shows a circuit diagram.

В триггерном логическом элемента ИЛИ на полевых транзисторах общая шина (вывод отрицательной полярности) источника 1 питающего постоянного напряжения заземлена. Между собой параллельно включены полевые транзисторы 2, 3 с индуцированными каналами n-типа. Истоки обоих полевых транзисторов и их подложки заземлены, а выводы затворов образуют первый x1 и второй x2 входы относительно «земли» логического элемента ИЛИ. Между собой последовательно включены резистор 4, полевой транзистор 5 с индуцированным каналом n-типа и резистор 6. Свободный вывод резистора 4 подсоединен к выводу источника 1 питающего постоянного напряжения. Общий вывод резистора 4 и стока полевого транзистора 5 подключен к стокам транзисторов 2 и 3. А подложка транзистора 5 – к общему выводу истока этого транзистора и резистора 6. Также последовательно между собой включены резистор 7, полевой транзистор 8 с индуцированным каналом p-типа и резистор 9. Свободный вывод резистора 7 подключен к общему выводу резистора 4 и выходу источника 1 питающего постоянного напряжения. Общий вывод резистора 7 и истока транзистора 8 подсоединен к подложке этого транзистора. Затвор транзистора 8 подключен к общему выводу резистора 4 и стоков транзисторов 2, 3 и 5. Общий вывод стока транзистора 8 и резистора 9 соединен затвором транзистора 5. Свободный вывод резистора 9 подключен к свободному выводу резистора 6 и их общий вывод образует выход относительно «земли» логического элемента ИЛИ. Резистор 10 включен между «землей» и общим выводом резистора 7, истока и подложки полевого транзистора 8. Для наглядности на фиг. 1 показано подключение внешней нагрузки Rн. Часть схемы на транзисторах 5, 8 и резисторах 4, 6, 7 и 9 является триггером на полевых транзисторах противоположного типа проводимости. In the trigger logic element OR on field-effect transistors, the common bus (negative polarity output) of source 1 of the supply DC voltage is grounded. Between themselves, field-effect transistors 2, 3 with induced n-type channels are connected in parallel. The sources of both field effect transistors and their substrates are grounded, and the gate leads form the first x 1 and second x 2 inputs relative to the "ground" of the OR gate. A resistor 4, a field effect transistor 5 with an induced n-type channel, and a resistor 6 are connected in series between each other. The free output of the resistor 4 is connected to the output of the source 1 of the supply DC voltage. The common terminal of resistor 4 and the drain of field-effect transistor 5 is connected to the drains of transistors 2 and 3. And the substrate of transistor 5 is connected to the common terminal of the source of this transistor and resistor 6. Also, resistor 7, field-effect transistor 8 with an induced p-type channel and resistor 9. The free terminal of resistor 7 is connected to the common terminal of resistor 4 and the output of source 1 of the supply DC voltage. The common terminal of the resistor 7 and the source of the transistor 8 is connected to the substrate of this transistor. The gate of the transistor 8 is connected to the common terminal of the resistor 4 and the drains of the transistors 2, 3, and 5. The common terminal of the drain of the transistor 8 and the resistor 9 is connected to the gate of the transistor 5. The free terminal of the resistor 9 is connected to the free terminal of the resistor 6, and their common terminal forms an output relative to ground "Logical element OR. A resistor 10 is connected between the ground and the common terminal of the resistor 7, the source and the substrate of the field effect transistor 8. For clarity, in FIG. 1 shows the connection of an external load R n . Part of the circuit on transistors 5, 8 and resistors 4, 6, 7 and 9 is a trigger on field-effect transistors of the opposite type of conductivity.

Триггерный логический элемент ИЛИ на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы с низким и высоким уровнем напряжения. Низкий уровень – уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень – уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт). Работа двухвходового логического элемента ИЛИ отображается известной таблицей (фиг. 2), где N – номер строки по порядку, x1 и x2 – условное отображение входных сигналов и y – уловное отображение выходного сигнала. The trigger logic element OR field-effect transistors works as follows. Digital electronics use low and high voltage input and output electrical signals. Low level - logical zero level corresponds to voltage values in the zero region (closer to zero), high level - logical unit level corresponds to voltage values in the region of volts (often in the region of four volts). The operation of the two-input logical element OR is displayed by a known table (Fig. 2), where N is the line number in order, x 1 and x 2 are the conditional display of the input signals and y is the conditional display of the output signal.

Первая строка фиг. 2 соответствует тому, что на двух входах x1, x2 имеется уровень логического нуля (низкий уровень напряжения). Он не превышает пороговое напряжение и полевого транзистора 2, и транзистора 3, они не проводят электрический ток (закрыты) и не влияют на состояние триггера на транзисторах 5, 8 противоположного типа проводимости. Первое (условно) состояние этого триггера соответствует закрытому состоянию обоих транзисторов и нулевым значениям силы электрического тока через резисторы 4, 6, 7 и 9. Такой ток определяет нулевые значения напряжения в том числе на резисторах 4 и 9. Эти напряжения приложены к затворам транзисторов 5 и 8, меньше по абсолютной величине пороговых напряжений этих транзисторов и поддерживают их в закрытом состоянии. Во втором (условно) состоянии транзисторы 5, 8 триггера открыты, их электрические токи создают в том числе на резисторах 4, 9 значения напряжений по абсолютной величине превышающие пороговые напряжения транзисторов и тем самым поддерживают их в открытом состоянии. Обсуждаемый триггер переходит из первого состояния во второе и наоборот, если значения управляющих напряжений превысят пороговое напряжение триггера на транзисторах 5 и 8. Значение сопротивления резистора 10 может обеспечить с запасом на резисторе 7 значение напряжения превышающее пороговое напряжение триггера и обеспечивать его первое состояние. Тогда транзисторы 5 и 8 закрыты, что обеспечивает на выходе логического элемента ИЛИ и на внешней нагрузке Rн уровень логического нуля (низкий уровень напряжения).The first row of FIG. 2 corresponds to the fact that two inputs x 1 , x 2 have a logic zero level (low voltage level). It does not exceed the threshold voltage of both field effect transistor 2 and transistor 3, they do not conduct electric current (closed) and do not affect the trigger state on transistors 5, 8 of the opposite type of conductivity. The first (conditionally) state of this trigger corresponds to the closed state of both transistors and zero values of electric current through resistors 4, 6, 7 and 9. This current determines zero voltage values including resistors 4 and 9. These voltages are applied to the gates of transistors 5 and 8, are smaller in absolute value of the threshold voltages of these transistors and keep them closed. In the second (conditionally) state, the trigger transistors 5, 8 are open, their electric currents create, including on resistors 4, 9, voltage values in absolute value exceeding the threshold voltage of the transistors and thereby maintain them in an open state. The trigger under discussion passes from the first state to the second and vice versa if the control voltage values exceed the trigger threshold voltage on transistors 5 and 8. The resistance value of resistor 10 can provide with a margin on resistor 7 a voltage value exceeding the trigger threshold voltage and provide its first state. Then the transistors 5 and 8 are closed, which ensures the output of the OR gate and the external load R n the level of logical zero (low voltage level).

В соответствии со 2, 3 и 4 строками фиг. 2 на один из входов или на оба входа x1, x2 поступает высокий уровень напряжения. Он обеспечивает в одном или обоих транзисторах 2, 3 повышенную силу электрического тока, которая создает на резисторе 4 повышенное значение напряжения, превышающее порог срабатывания триггера на транзисторах 5, 8, с учетом напряжения на резисторе 7, и переводит его во второе состояние. Тогда электрические токи транзисторов 5 и 8 создают на выходе логического элемента ИЛИ и на его внешней нагрузке Rн напряжение уровня логической единицы (высокий уровень напряжения).According to lines 2, 3 and 4 of FIG. 2, one of the inputs or both inputs x 1 , x 2 receives a high voltage level. It provides one or both transistors 2, 3 with an increased electric current strength, which creates an increased voltage value on the resistor 4 that exceeds the trigger threshold on the transistors 5, 8, taking into account the voltage on the resistor 7, and transfers it to the second state. Then the electric currents of the transistors 5 and 8 create at the output of the OR gate and at its external load R n the voltage of the level of the logical unit (high voltage level).

Таким образом, в триггерном логическом элементе ИЛИ на полевых транзисторах сила электрического тока внешней нагрузки равна сумме силы токов не одного, а двух транзисторов, что повышает его нагрузочную способность. А в прототипе сила электрического тока в нагрузке определяется только одним транзистором.Thus, in the OR gate on field effect transistors, the electric current strength of the external load is equal to the sum of the current strength of not one but two transistors, which increases its load capacity. And in the prototype, the strength of the electric current in the load is determined by only one transistor.

Claims (1)

Триггерный логический элемент ИЛИ на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, параллельно соединенные два полевых транзистора с индуцированными каналами n-типа, истоки и подложки которых заземлены, а выводы затворов образуют первый и второй входы относительно «земли» логического элемента ИЛИ, также имеется третий полевой транзистор, но с индуцированным p-каналом, подложка которого соединена с его истоком, отличающийся тем, что в него введены пять дополнительных резисторов и дополнительный полевой транзистор с индуцированным каналом n-типа, а также изменено включение элементов, последовательно между собой включены первый дополнительный резистор, дополнительный транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подключен к выходу источника питающего постоянного напряжения, общий вывод первого дополнительного резистора и стока дополнительного транзистора соединен со стоками первого и второго полевых транзисторов, а подложка дополнительного транзистора соединена с общим выводом истока этого транзистора и второго дополнительного резистора, также последовательно между собой включены третий дополнительный резистор, третий полевой транзистор и четвертый дополнительный резистор, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора и выхода источника питающего постоянного напряжения, затвор третьего полевого транзистора соединен с общим выводом первого дополнительного резистора и стоков первого, второго и дополнительного полевых транзисторов, общий вывод стока третьего полевого транзистора и четвертого дополнительного резистора соединен с затвором дополнительного транзистора, пятый дополнительный резистор включен между «землей» и общим выводом третьего дополнительного резистора, истока и подложки третьего полевого транзистора, выход логического элемента относительно «земли» образует общий вывод второго и четвертого дополнительных резисторов. An OR gate trigger on field-effect transistors containing a DC voltage source, the common bus (minus terminal) of which is grounded, two field-effect transistors with induced n-type channels connected in parallel, the sources and substrates of which are grounded, and the gate leads form the first and second inputs with respect to The "ground" of the logical element OR, there is also a third field-effect transistor, but with an induced p-channel, the substrate of which is connected to its source, characterized in that five additional of resistors and an additional field-effect transistor with an induced n-type channel, as well as the inclusion of elements is changed, the first additional resistor, the additional transistor and the second additional resistor are connected in series, the free output of the first additional resistor is connected to the output of the DC supply, the common output of the first additional resistor and drain of an additional transistor is connected to the drains of the first and second field-effect transistors, and the substrate of the additional of the second transistor is connected to a common terminal of the source of this transistor and the second additional resistor, a third additional resistor, a third field effect transistor and a fourth additional resistor are also connected in series, the free terminal of the third additional resistor is connected to the common terminal of the first additional resistor and the output of the supply DC voltage source, the gate of the third field-effect transistor is connected to the common output of the first additional resistor and drains of the first, second and additional additional field-effect transistors, the common drain terminal of the third field-effect transistor and the fourth additional resistor is connected to the gate of the additional transistor, the fifth additional resistor is connected between the ground and the common terminal of the third additional resistor, the source and substrate of the third field-effect transistor, the output of the logic element relative to the "ground" forms general conclusion of the second and fourth additional resistors.
RU2019128403A 2019-09-10 2019-09-10 Trigger logic element or on field-effect transistors RU2710950C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019128403A RU2710950C1 (en) 2019-09-10 2019-09-10 Trigger logic element or on field-effect transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019128403A RU2710950C1 (en) 2019-09-10 2019-09-10 Trigger logic element or on field-effect transistors

Publications (1)

Publication Number Publication Date
RU2710950C1 true RU2710950C1 (en) 2020-01-14

Family

ID=69171466

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019128403A RU2710950C1 (en) 2019-09-10 2019-09-10 Trigger logic element or on field-effect transistors

Country Status (1)

Country Link
RU (1) RU2710950C1 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2756096C1 (en) * 2020-12-16 2021-09-28 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) Trigger logic element and-not/or-not on field-effect transistors
RU2759863C1 (en) * 2021-04-28 2021-11-18 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element and/or on field transistors
RU2763152C1 (en) * 2021-05-27 2021-12-27 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2763585C1 (en) * 2021-05-27 2021-12-30 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU) Trigger logic element and/and-not on field-effect transistors
RU2795046C1 (en) * 2022-03-17 2023-04-28 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or-not of field-effect transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319148A (en) * 1979-12-28 1982-03-09 International Business Machines Corp. High speed 3-way exclusive OR logic circuit
UA12516U (en) * 2005-07-25 2006-02-15 Univ Vinnytsia Nat Tech "or" logic element

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319148A (en) * 1979-12-28 1982-03-09 International Business Machines Corp. High speed 3-way exclusive OR logic circuit
UA12516U (en) * 2005-07-25 2006-02-15 Univ Vinnytsia Nat Tech "or" logic element

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ШИЛО В.Л., Популярные цифровые микросхемы, Москва, Радио и Связь, 1989, стр. 203, рис. 2.10 (а). *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2756096C1 (en) * 2020-12-16 2021-09-28 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) Trigger logic element and-not/or-not on field-effect transistors
RU2759863C1 (en) * 2021-04-28 2021-11-18 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element and/or on field transistors
RU2763152C1 (en) * 2021-05-27 2021-12-27 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic gate not/or/and/or-not/and-not on field-effect transistors
RU2763585C1 (en) * 2021-05-27 2021-12-30 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» (ЮЗГУ) (RU) Trigger logic element and/and-not on field-effect transistors
RU2795046C1 (en) * 2022-03-17 2023-04-28 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or-not of field-effect transistors
RU2797037C1 (en) * 2023-02-14 2023-05-31 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет"(ЮЗ ГУ) Trigger logic element or with field-effect transistors
RU2813863C1 (en) * 2023-11-23 2024-02-19 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" Trigger logic element nand/nor on field-effect transistors

Similar Documents

Publication Publication Date Title
RU2710950C1 (en) Trigger logic element or on field-effect transistors
RU2693298C1 (en) Triggering logic element nor on field transistors
RU2693306C1 (en) Trigger logic element nand on field transistors
RU2715178C1 (en) Trigger logic element on field-effect transistors
US4581545A (en) Schmitt trigger circuit
EP1229648B1 (en) Output circuit
RU2704748C1 (en) Flip-flop logic element not on field-effect transistors
KR20040012133A (en) Level shifter and flat panel display
RU2726853C1 (en) Trigger logic element or/nor
RU2710962C1 (en) Trigger logic element or
RU2710937C1 (en) Triggering logic element nor
US10454479B2 (en) Inverter with balanced voltages across internal transistors
US10256818B2 (en) Level shifter
RU2797037C1 (en) Trigger logic element or with field-effect transistors
RU2795046C1 (en) Trigger logic element or-not of field-effect transistors
RU2807036C1 (en) Trigger logic element and with field-effect transistors
RU2702051C1 (en) Trigger synchronous r-s trigger on field-effect transistors
RU2817236C1 (en) Trigger logic element and-not on field-effect transistors
RU2813863C1 (en) Trigger logic element nand/nor on field-effect transistors
RU2827114C1 (en) Trigger logic element or/nor on field-effect transistors
RU2779928C2 (en) Trigger logic element or/or-not on field transistors
RU2827120C1 (en) Trigger logic element and/nand on field-effect transistors
RU2759863C1 (en) Trigger logic element and/or on field transistors
RU2756096C1 (en) Trigger logic element and-not/or-not on field-effect transistors
RU2813862C1 (en) Trigger logic element and-or on field-effect transistors