RU2710937C1 - Triggering logic element nor - Google Patents

Triggering logic element nor Download PDF

Info

Publication number
RU2710937C1
RU2710937C1 RU2018135626A RU2018135626A RU2710937C1 RU 2710937 C1 RU2710937 C1 RU 2710937C1 RU 2018135626 A RU2018135626 A RU 2018135626A RU 2018135626 A RU2018135626 A RU 2018135626A RU 2710937 C1 RU2710937 C1 RU 2710937C1
Authority
RU
Russia
Prior art keywords
transistor
additional
resistor
output
collector
Prior art date
Application number
RU2018135626A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2018135626A priority Critical patent/RU2710937C1/en
Application granted granted Critical
Publication of RU2710937C1 publication Critical patent/RU2710937C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: physics.SUBSTANCE: invention relates to digital circuitry, automation and industrial electronics. In particular, it can be used in units of computer equipment, built on logic elements. For this purpose, triggering logic element NOR is proposed, which contains five transistors, six resistors and source of supplying DC voltage.EFFECT: technical result is increased loading capacity of triggering logic element NOR.1 cl, 1 dwg, 1 tbl

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuitry, automation and industrial electronics. It, in particular, can be used in blocks of computer technology built on logic elements.

Известен двухвходовой логический элемент ИЛИ-НЕ [Шило В.Л. Популярные цифровые микросхемы. − М.: Радио и связь, 1987, стр. 348, рис. 1.21, в], содержащий шесть транзисторов, пять резисторов и один диод.Known two-input logic element OR-NOT [Shilo V.L. Popular digital circuits. - M.: Radio and Communications, 1987, p. 348, Fig. 1.21, c], containing six transistors, five resistors and one diode.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного из имеющихся транзисторов формирует электрический ток внешней нагрузки на каждом из двух выходов. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки из общего числа имеющихся транзисторов, то это привело бы к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению нагрузочной способности. Its disadvantage is that it has a small load capacity. The electric current of only one of the available transistors generates an electric current of an external load at each of the two outputs. If it were possible to increase the number of transistors that form the load current from the total number of available transistors, then this would lead to an increase in the maximum electric current strength of the external load of the logic element and, as a result, to increase the load capacity.

Известен триггер с дополнительной симметрией [Гольденберг Л.М., Импульсные и цифровые устройства. − М.: Связь, 1973, стр. 275, рис. 4.18, в], содержащий два транзистора, четыре резистора и три источника постоянных питающих напряжений.Known trigger with additional symmetry [Goldenberg LM, Pulse and digital devices. - M.: Communication, 1973, p. 275, Fig. 4.18, c], containing two transistors, four resistors and three sources of constant supply voltage.

Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. относительно небольшая часть электрического тока, потребляемого от источника постоянного питающего напряжения, образует электрический ток внешней нагрузки. Это объясняется тем, что одну внешнюю нагрузку в рассматриваемой схеме можно подключать к коллектору или к эмиттеру только одного из двух имеющихся транзисторов. Если бы в формировании электрического тока внешней нагрузки участвовали оба имеющихся транзистора, то это повысило бы нагрузочную способность триггера.Its disadvantage is that it has a small load capacity, because a relatively small part of the electric current consumed from a constant voltage supply forms an external current electric current. This is because one external load in the circuit under consideration can be connected to the collector or to the emitter of only one of the two available transistors. If both transistors were involved in the formation of the electric current of the external load, this would increase the load capacity of the trigger.

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа эмиттерно-связанный логический элемент ИЛИ-НЕ [Манаев Е.И. Основы радиоэлектротехники. - М.: Радио и связь, 1985, стр. 342, рис. 14.23], содержащий шесть транзисторов, пять резисторов и источник питания.The closest in technical essence and the achieved result is the emitter-coupled logic element OR-NOT selected as a prototype [Manaev E.I. Fundamentals of Radioelectronics. - M.: Radio and Communications, 1985, p. 342, Fig. 14.23], containing six transistors, five resistors and a power source.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного из шести транзисторов формирует ток внешней нагрузки. Если бы удалось в общем количестве имеющихся транзисторов увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это привело бы к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.Its disadvantage is its low load capacity. The electric current of only one of the six transistors generates an external load current. If it were possible in the total number of available transistors to increase the number of transistors that form the electric current of the external load, then this would lead to an increase in the maximum electric current load of the logic element and, as a result, to increase the load capacity.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента ИЛИ-НЕ. The problem to which the invention is directed, is to increase the load capacity of the trigger logic element OR-NOT.

Это достигается тем, что в триггерный логический элемент ИЛИ-НЕ, содержащий источник питающего постоянного напряжения, общая шина (минусовая) которого заземлена, последовательно между собой включены первый резистор, первый транзистор (n-p-n) и второй резистор, свободный вывод первого резистора соединён с выходом (плюсовой вывод) источника питающего постоянного напряжения, вывод базы первого транзистора образует относительно «земли» первый вход логического элемента, свободный вывод второго резистора заземлён, второй транзистор (n-p-n), эмиттер которого соединён с общим выводом второго резистора и эмиттера первого транзистора, введены три дополнительных транзистора, четыре дополнительных резистора и изменено включение элементов, последовательно между собой включены первый дополнительный транзистор (p-n-p), первый дополнительный резистор и второй дополнительный транзистор (n-p-n), свободный вывод эмиттера первого дополнительного транзистора соединён с общим выводом первого резистора и коллектора первого транзистора, а вывод эмиттера второго дополнительного транзистора заземлен, общий вывод первого резистора, коллектора первого транзистора и эмиттера первого дополнительного транзистора соединён с коллектором второго транзистора, между собой последовательно включены второй дополнительный резистор, третий дополнительный транзистор (n-p-n) и третий дополнительный резистор, свободный вывод второго дополнительного резистора соединён с общим выводом выхода источника питающего постоянного напряжения и первого резистора, общий вывод второго дополнительного резистора и коллектора третьего дополнительного транзистора подсоединён к базе первого дополнительного транзистора, база третьего дополнительного транзистора подключена к общему выводу коллектора первого дополнительного транзистора и первого дополнительного резистора, свободный вывод третьего дополнительного резистора соединён с общим выводом коллектора второго дополнительного транзистора и первого дополнительного резистора, четвёртый дополнительный резистор включен между «землёй» и общим выводом второго дополнительного резистора, базы первого дополнительного транзистора и коллектора третьего дополнительного транзистора, выход логического элемента ИЛИ-НЕ относительно «земли» образует общий вывод коллектора второго дополнительного транзистора, первого дополнительного и третьего дополнительного резисторов, второй вход логического элемента ИЛИ-НЕ относительно «земли» образует вывод базы второго транзистора.This is achieved by the fact that in the trigger logic element OR-NOT, containing a source of supply DC voltage, the common bus (minus) of which is grounded, the first resistor, the first transistor (npn) and the second resistor are connected in series, the free output of the first resistor is connected to the output (positive terminal) of the DC supply source, the base terminal of the first transistor forms the first input of the logic element relative to the ground, the free terminal of the second resistor is grounded, the second transistor (npn), emitt whose alternator is connected to the common terminal of the second resistor and emitter of the first transistor, three additional transistors are introduced, four additional resistors and the elements are switched on, the first additional transistor (pnp), the first additional resistor and the second additional transistor (npn) are connected in series, free output the emitter of the first additional transistor is connected to a common terminal of the first resistor and collector of the first transistor, and the output of the emitter of the second additional transistor is flax, the common output of the first resistor, the collector of the first transistor and the emitter of the first additional transistor is connected to the collector of the second transistor, the second additional resistor, the third additional transistor (npn) and the third additional resistor are connected in series, the free output of the second additional resistor is connected to the common output terminal a source of supply DC voltage and a first resistor, the common output of the second additional resistor and collector of the third additional the nsistor is connected to the base of the first additional transistor, the base of the third additional transistor is connected to the common terminal of the collector of the first additional transistor and the first additional resistor, the free terminal of the third additional resistor is connected to the common terminal of the collector of the second additional transistor and the first additional resistor, the fourth additional resistor is connected between the ground "And the general conclusion of the second additional resistor, the base of the first additional transistor and to llektora third additional transistor, the output of NAND gate NOR relatively "land" forms a common collector terminal of the second additional transistor and the first additional optional third resistor, a second input of OR-NO element relative to "earth" forms a base terminal of the second transistor.

Сущность изобретения поясняется чертежом (фиг. 1).The invention is illustrated in the drawing (Fig. 1).

В триггерном логическом элементе ИЛИ-НЕ общая шина (вывод отрицательного напряжения) источника 1 питающего постоянного напряжения заземлена, а выход соединён с одним из выводов резистора 2. Последовательно с этим резистором включены транзистор 3 (n-p-n) и резистор 4, свободный вывод которого заземлён. Вывод базы транзистора 3 образует относительно «земли» первый вход

Figure 00000001
логического элемента. Коллектор транзистора 5 (n-p-n) соединён с общим выводом резистора 2 и коллектора транзистора 3, эмиттер - с общим выводом резистора 4 и эмиттера транзистора 3. Вывод базы транзистора 5 является относительно «земли» вторым входом
Figure 00000002
логического элемента. Последовательно между собой включены транзистор 6 (p-n-p), резистор 7 и транзистор 8 (n-p-n). Эмиттер транзистора 6 соединён с общим выводом резистора 2, коллектора транзистора 3 и коллектора транзистора 5, а эмиттер транзистора 8 заземлён. База этого транзистора подсоединена к общему выводу резистора 4 и эмиттеров транзисторов 3 и 5. Также последовательно включены резистор 9, транзистор 10 (n-p-n) и резистор 11. Свободный вывод резистора 9 соединён с общим выводом выхода источника 1 питающего постоянного напряжения и резистора 2. Общий вывод резистора 9 и коллектора транзистора 10 подсоединён к базе транзистора 6. База транзистора 10 подключена к общему выводу коллектора транзистора 6 и резистора 7, а свободный вывод резистора 11 соединён с общим выводом резистора 7 и коллектора резистора 8. Резистор 12 включен между «землей» и общим выводом базы транзистора 6, резистора 9 и коллектора транзистора 10. Выход
Figure 00000003
относительно «земли» логического элемента ИЛИ-НЕ образует общий вывод коллектора транзистора 8 и резисторов 7 и 11. На фиг. 1 часть схемы на транзисторах 6 и 10 является триггером на транзисторах противоположного типа проводимости.In the trigger logic element, OR NOT, the common bus (negative voltage output) of source 1 of the supply DC voltage is grounded, and the output is connected to one of the terminals of resistor 2. A transistor 3 (npn) and a resistor 4 are connected in series with this resistor, the free terminal of which is grounded. The output of the base of the transistor 3 forms a first input relative to the "ground"
Figure 00000001
logical element. The collector of transistor 5 (npn) is connected to the common terminal of resistor 2 and the collector of transistor 3, the emitter is connected to the common terminal of resistor 4 and emitter of transistor 3. The base terminal of transistor 5 is the second input relative to the ground
Figure 00000002
logical element. In series, transistor 6 (pnp), resistor 7, and transistor 8 (npn) are connected among themselves. The emitter of transistor 6 is connected to the common terminal of resistor 2, the collector of transistor 3 and the collector of transistor 5, and the emitter of transistor 8 is grounded. The base of this transistor is connected to the common terminal of resistor 4 and the emitters of transistors 3 and 5. Resistor 9, transistor 10 (npn) and resistor 11 are also connected in series. The free terminal of resistor 9 is connected to the common terminal of output 1 of supply DC voltage and resistor 2. Common the output of resistor 9 and the collector of transistor 10 is connected to the base of transistor 6. The base of transistor 10 is connected to the common output of the collector of transistor 6 and resistor 7, and the free output of resistor 11 is connected to the common output of resistor 7 and collector of resistor 8. Resistor 12 is connected between the ground and the common terminal base of transistor 6, resistor 9, and the collector of transistor 10. Output
Figure 00000003
relative to the "ground" of the logic element, OR NOT forms the common output of the collector of transistor 8 and resistors 7 and 11. In FIG. 1 part of the circuit on transistors 6 and 10 is a trigger on transistors of the opposite type of conductivity.

Триггерный логический элемент ИЛИ-НЕ работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля (близкому к нулю), высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырёх вольт). The trigger logic element OR NOT works as follows. In digital electronics, input and output electrical signals of low and high levels are used. Low level - logical zero level corresponds to voltage values in the zero region (close to zero), high level - logical unit level corresponds to voltage values in the region of volts (often in the region of four volts).

Figure 00000004
Figure 00000004
Figure 00000005
Figure 00000005
Figure 00000006
Figure 00000006
Figure 00000003
Figure 00000003
 11 00 00 11 22 00 11 00 33 11 00 00 44 11 11 00 Табл. 1Tab. 1

Работа двухвходового логического элемента ИЛИ-НЕ отражается известной таблицей 1, где

Figure 00000001
Figure 00000001
и
Figure 00000002
Figure 00000002
- условное отображение входных сигналов,
Figure 00000003
Figure 00000003
- условное отображение выходного сигнала и
Figure 00000004
Figure 00000004
- номер строки по порядку. В соответствии с первой строкой на обоих входах
Figure 00000001
Figure 00000001
и
Figure 00000002
Figure 00000002
имеется низкий уровень напряжения, который обеспечивает пониженное значение силы электрического тока через транзисторы 3 и 5 и пониженное значение напряжения на резисторе 2. Если по абсолютной величине значение напряжения на резисторе 9 больше суммы порогового напряжения (p-n-p) транзистора 6 и напряжения на резисторе 2, то транзистор 6 проводит электрический ток. Требующийся запас по обеспечению такого положения позволяет сделать значение сопротивления резистора 12. Пониженные значения силы электрического тока транзисторов 3 и 5 создают на резисторе 4 пониженное значение напряжения, которое меньше порогового напряжения транзистора 8 и он закрыт. Электрический ток транзистора 6 создаёт на резисторе 7 напряжение, превышающее пороговое напряжение транзистора 10, и он проводит электрический ток, как и транзистор 6. Электрические токи этих двух транзисторов создают на подключенной к выходу
Figure 00000003
Figure 00000003
внешней нагрузке повышенный уровень напряжения - уровень логической единицы.The operation of the two-input logic element OR is NOT reflected in the well-known table 1, where
Figure 00000001
Figure 00000001
and
Figure 00000002
Figure 00000002
- conditional display of input signals,
Figure 00000003
Figure 00000003
- conditional display of the output signal and
Figure 00000004
Figure 00000004
- line number in order. According to the first line on both inputs
Figure 00000001
Figure 00000001
and
Figure 00000002
Figure 00000002
there is a low voltage level that provides a lower value of the electric current through transistors 3 and 5 and a lower voltage value across the resistor 2. If the absolute value of the voltage across the resistor 9 is greater than the sum of the threshold voltage (pnp) of the transistor 6 and the voltage across the resistor 2, then transistor 6 conducts an electric current. The required margin to ensure this position allows you to make the resistance value of the resistor 12. The lower values of the electric current of the transistors 3 and 5 create a lower voltage value on the resistor 4, which is less than the threshold voltage of the transistor 8 and it is closed. The electric current of the transistor 6 creates a voltage on the resistor 7 that exceeds the threshold voltage of the transistor 10, and it conducts an electric current, like the transistor 6. The electric currents of these two transistors create on the connected to the output
Figure 00000003
Figure 00000003
external load increased voltage level - logical unit level.

В соответствии с 2-4 строками табл. 1 на один из входов или на оба входа

Figure 00000001
Figure 00000001
и
Figure 00000002
Figure 00000002
поступает повышенный уровень напряжения, сила электрического тока через один или оба транзистора 3 и 5 имеет повышенное значение, в результате на резисторе 2 повышенный уровень напряжения. Оно минусом приложено к эмиттеру p-n-p транзистора 6, а плюсом через резистор 9 к его базе, и переводит этот транзистор в непроводящее электрический ток состояние. Запас по обеспечению такого положения можно получить за счёт значения сопротивления 4 и за счёт коэффициентов усиления тока базы транзисторов 3 и 5. Тогда на резисторе 7 нулевое значение напряжения, оно меньше порогового напряжения транзистора 10, и он тоже не проводит электрический ток, как и транзистор 6. В результате на внешней нагрузке, подключенной к выходу
Figure 00000003
Figure 00000003
, напряжение равно нулю. Повышенное значение силы электрического тока через резистор 4 создаёт на нём и на базе транзистора 8 повышенное значение напряжения. Тогда транзистор 8 открыт и через него разряжается эквивалентная паразитная ёмкость (выходная ёмкость логического элемента ИЛИ-НЕ и входная ёмкость нагрузки), время разряда уменьшается и не ухудшается быстродействие схемы.In accordance with 2-4 lines of the table. 1 to one of the inputs or both inputs
Figure 00000001
Figure 00000001
and
Figure 00000002
Figure 00000002
an increased voltage level arrives, the electric current through one or both of the transistors 3 and 5 has an increased value, as a result, an increased voltage level on the resistor 2. It is applied negatively to the pnp emitter of transistor 6, and plus through a resistor 9 to its base, and transfers this transistor to a non-conductive electric current state. The margin for ensuring this position can be obtained due to the resistance value 4 and due to the current gain of the base of transistors 3 and 5. Then the resistor 7 has a zero voltage value, it is less than the threshold voltage of the transistor 10, and it also does not conduct electric current, like the transistor 6. The result is an external load connected to the output
Figure 00000003
Figure 00000003
voltage is zero. The increased value of the electric current through the resistor 4 creates on it and on the basis of the transistor 8 an increased voltage value. Then the transistor 8 is open and the equivalent stray capacitance is discharged through it (the output capacitance of the OR-NOT logic element and the input capacitance of the load), the discharge time decreases and the performance of the circuit does not deteriorate.

Таким образом, в триггерном логическом элементе ИЛИ-НЕ сила электрического тока внешней нагрузки равна сумме силы токов двух транзисторов 6 и 10, т.е. двух из имеющихся пяти транзисторов, что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки формирует только один из имеющихся транзисторов.Thus, in the trigger logic element, OR NOT, the strength of the electric current of the external load is equal to the sum of the current strengths of the two transistors 6 and 10, i.e. two of the available five transistors, which increases the load capacity of this logic element. In the prototype, only one of the available transistors forms an electrical load current.

Claims (1)

Триггерный логический элемент ИЛИ-НЕ, содержащий источник питающего постоянного напряжения, общая шина (минусовая) которого заземлена, последовательно между собой включены первый резистор, первый транзистор (n-p-n) и второй резистор, свободный вывод первого резистора соединен с выходом (плюсовой вывод) источника питающего постоянного напряжения, вывод базы первого транзистора образует относительно «земли» первый вход логического элемента, свободный вывод второго резистора заземлен, второй транзистор (n-p-n), эмиттер которого соединен с общим выводом второго резистора и эмиттера первого транзистора, отличающийся тем, что в него введены три дополнительных транзистора, четыре дополнительных резистора и изменено включение элементов, последовательно между собой включены первый дополнительный транзистор (p-n-p), первый дополнительный резистор и второй дополнительный транзистор (n-p-n), свободный вывод эмиттера первого дополнительного транзистора соединен с общим выводом первого резистора и коллектора первого транзистора, а вывод эмиттера второго дополнительного транзистора заземлен, общий вывод первого резистора, коллектора первого транзистора и эмиттера первого дополнительного транзистора соединен с коллектором второго транзистора, база второго дополнительного транзистора соединена с общим выводом второго резистора и эмиттеров первого и второго транзисторов, между собой последовательно включены второй дополнительный резистор, третий дополнительный транзистор (n-p-n) и третий дополнительный резистор, свободный вывод второго дополнительного резистора соединен с общим выводом выхода источника питающего постоянного напряжения и первого резистора, общий вывод второго дополнительного резистора и коллектора третьего дополнительного транзистора подсоединен к базе первого дополнительного транзистора, база третьего дополнительного транзистора подключена к общему выводу коллектора первого дополнительного транзистора и первого дополнительного резистора, свободный вывод третьего дополнительного резистора соединен с общим выводом коллектора второго дополнительного транзистора и первого дополнительного резистора, четвертый дополнительный резистор включен между «землей» и общим выводом второго дополнительного резистора, базы первого дополнительного транзистора и коллектора третьего дополнительного транзистора, выход логического элемента ИЛИ-НЕ относительно «земли» образует общий вывод коллектора второго дополнительного транзистора, первого дополнительного и третьего дополнительного резисторов, второй вход логического элемента ИЛИ-НЕ относительно «земли» образует вывод базы второго транзистора.The trigger logic element OR-NOT, containing a source of supplying DC voltage, the common bus (negative) of which is grounded, the first resistor, the first transistor (npn) and the second resistor are connected in series, the free output of the first resistor is connected to the output (positive terminal) of the supply source DC voltage, the base terminal of the first transistor forms relatively the “ground” the first input of the logic element, the free terminal of the second resistor is grounded, the second transistor (npn), the emitter of which is connected to the common they output the second resistor and emitter of the first transistor, characterized in that three additional transistors are introduced into it, four additional resistors are changed and the elements are switched on, the first additional transistor (pnp), the first additional resistor and the second additional transistor (npn) are connected in series, the free output of the emitter of the first additional transistor is connected to the common output of the first resistor and collector of the first transistor, and the output of the emitter of the second additional transistor ground, the common output of the first resistor, the collector of the first transistor and the emitter of the first additional transistor is connected to the collector of the second transistor, the base of the second additional transistor is connected to the common output of the second resistor and emitters of the first and second transistors, the second additional resistor, the third additional transistor are connected in series with each other ( npn) and the third additional resistor, the free output of the second additional resistor is connected to the common output terminal of the supply source the constant voltage and the first resistor, the common terminal of the second additional resistor and the collector of the third additional transistor is connected to the base of the first additional transistor, the base of the third additional transistor is connected to the common terminal of the collector of the first additional transistor and the first additional resistor, the free terminal of the third additional resistor is connected to the common terminal of the collector a second additional transistor and a first additional resistor, a fourth additional the second resistor is connected between the ground and the common output of the second additional resistor, the base of the first additional transistor and the collector of the third additional transistor, the output of the OR-NOT logic element relative to the ground forms the common output of the collector of the second additional transistor, the first additional and third additional resistors, the second the input of the logical element OR NOT relative to the "ground" forms the output of the base of the second transistor.
RU2018135626A 2018-10-09 2018-10-09 Triggering logic element nor RU2710937C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018135626A RU2710937C1 (en) 2018-10-09 2018-10-09 Triggering logic element nor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018135626A RU2710937C1 (en) 2018-10-09 2018-10-09 Triggering logic element nor

Publications (1)

Publication Number Publication Date
RU2710937C1 true RU2710937C1 (en) 2020-01-14

Family

ID=69171419

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018135626A RU2710937C1 (en) 2018-10-09 2018-10-09 Triggering logic element nor

Country Status (1)

Country Link
RU (1) RU2710937C1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2726853C1 (en) * 2020-02-03 2020-07-16 Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or/nor
RU2760464C1 (en) * 2021-04-28 2021-11-25 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element and-not
RU2767176C1 (en) * 2021-06-30 2022-03-16 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element nor
RU2792973C1 (en) * 2022-07-25 2023-03-28 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element and-not/or-not

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU362487A1 (en) * 1971-05-03 1972-12-13 PAT? SH'Sh- [1HSG'E ^: cpd
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2468510C1 (en) * 2011-09-16 2012-11-27 Виктор Николаевич Мурашёв Ternary cmos with nor logic element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU362487A1 (en) * 1971-05-03 1972-12-13 PAT? SH'Sh- [1HSG'E ^: cpd
EP0423940A2 (en) * 1989-09-18 1991-04-24 Fujitsu Limited A logic circuit
RU2468510C1 (en) * 2011-09-16 2012-11-27 Виктор Николаевич Мурашёв Ternary cmos with nor logic element

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
МАНАЕВ Е.И., Основы радиоэлектротехники, Москва, Радио и связь, 1985, стр. 342, рис. 14.23. *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2726853C1 (en) * 2020-02-03 2020-07-16 Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or/nor
RU2760464C1 (en) * 2021-04-28 2021-11-25 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element and-not
RU2767176C1 (en) * 2021-06-30 2022-03-16 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Trigger logic element nor
RU2792973C1 (en) * 2022-07-25 2023-03-28 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element and-not/or-not

Similar Documents

Publication Publication Date Title
RU2693298C1 (en) Triggering logic element nor on field transistors
US3541353A (en) Mosfet digital gate
RU2710937C1 (en) Triggering logic element nor
RU2726853C1 (en) Trigger logic element or/nor
JPH01815A (en) BIFET logic circuit
RU2693306C1 (en) Trigger logic element nand on field transistors
RU2710950C1 (en) Trigger logic element or on field-effect transistors
US3868517A (en) Low hysteresis threshold detector having controlled output slew rate
RU2715178C1 (en) Trigger logic element on field-effect transistors
RU2710962C1 (en) Trigger logic element or
RU2694151C1 (en) Triggering logic element nand
RU2704748C1 (en) Flip-flop logic element not on field-effect transistors
US3660675A (en) Transmission line series termination network for interconnecting high speed logic circuits
RU2693297C1 (en) Triggered asynchronous rs flip-flop
RU2689198C1 (en) Triggering asynchronous d-trigger
US3243606A (en) Bipolar current signal driver
US3769524A (en) Transistor switching circuit
RU2700195C1 (en) Trigger adder modulo two
RU2710845C1 (en) Trigger logic element not
US9882563B2 (en) Method for reducing overdrive need in MOS switching and logic circuit
US4406956A (en) FET Circuit for converting TTL to FET logic levels
RU2727613C1 (en) Triggering and/nand logic element
RU2728954C1 (en) Trigger logic element and
RU2760464C1 (en) Trigger logic element and-not
RU2692041C1 (en) Trigger synchronous r-s trigger

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20201010