RU2745398C1 - Trigger logic gate and/or - Google Patents

Trigger logic gate and/or Download PDF

Info

Publication number
RU2745398C1
RU2745398C1 RU2020135243A RU2020135243A RU2745398C1 RU 2745398 C1 RU2745398 C1 RU 2745398C1 RU 2020135243 A RU2020135243 A RU 2020135243A RU 2020135243 A RU2020135243 A RU 2020135243A RU 2745398 C1 RU2745398 C1 RU 2745398C1
Authority
RU
Russia
Prior art keywords
resistor
transistor
additional
transistors
terminal
Prior art date
Application number
RU2020135243A
Other languages
Russian (ru)
Inventor
Геннадий Иванович Передельский
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2020135243A priority Critical patent/RU2745398C1/en
Application granted granted Critical
Publication of RU2745398C1 publication Critical patent/RU2745398C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

Abstract

FIELD: digital circuitry.
SUBSTANCE: invention relates to digital circuitry, automation and industrial electronics. It, in particular, can be used in blocks of computing technology, built on logical elements. An AND / OR trigger logic element is proposed, which contains six transistors, eight resistors and a DC voltage supply. The novelty is that two additional transistors, four additional resistors are introduced and the switching on of the elements is changed.
EFFECT: increasing the load capacity of the AND / OR trigger logic element.
1 cl, 3 dwg

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.The invention relates to digital circuitry, automation and industrial electronics. It, in particular, can be used in blocks of computing technology, built on logical elements.

Известен логический элемент И-ИЛИ-НЕ [Гольбденберг Л.М. Импульсные устройства. - М.: Радио и связь, 1981, стр. 51, рис. 2.26, б], содержащий шесть транзисторов, один диод, пять резисторов и источник питающего постоянного напряжения.Known logical element AND-OR-NOT [Holbdenberg L.M. Impulse devices. - M .: Radio and communication, 1981, p. 51, fig. 2.26, b], containing six transistors, one diode, five resistors and a DC voltage supply.

Недостаток его заключается в том, что у него малая нагрузочная способность. Электрический ток только одного транзистора формирует электрический ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих ток нагрузки, то это бы привело к увеличению максимальной силы электрического тока внешней нагрузки логического элемента и в результате к повышению нагрузочной способности.Its disadvantage is that it has a low load capacity. The electric current of only one transistor forms the electric current of the external load. If it was possible to increase the number of transistors that form the load current, then this would lead to an increase in the maximum electric current of the external load of the logic element and, as a result, to an increase in the load capacity.

Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа логический элемент И-НЕ [Ямпольский В.С. Основы автоматики и электронно-вычислительной техники. – М.: Просвящение, 1991, стр. 74, рис. 3.5], содержащий четыре транзистора, четыре резистора, один диод и источник питающего постоянного напряжения.The closest in technical essence and the achieved result is the logical element NAND selected as a prototype [Yampolsky V.S. Fundamentals of Automation and Electronic Computer Engineering. - M .: Enlightenment, 1991, p. 74, fig. 3.5], containing four transistors, four resistors, one diode and a DC voltage supply.

Недостаток его заключается в малой нагрузочной способности. Электрический ток только одного транзистора формирует ток внешней нагрузки. Если бы удалось увеличить число транзисторов, формирующих электрический ток внешней нагрузки, то это бы привело к увеличению максимальной силы электрического тока нагрузки логического элемента и в результате к повышению нагрузочной способности.Its disadvantage is its low load capacity. The electric current of only one transistor generates an external load current. If it was possible to increase the number of transistors that form the electric current of the external load, then this would lead to an increase in the maximum electric current of the load of the logic element and, as a result, to an increase in the load capacity.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента И/ИЛИ.The problem to be solved by the invention is to increase the load capacity of the trigger gate AND / OR.

Это достигается тем, что в триггерный логический элемент И/ИЛИ, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, первый резистор, один из выводов которого подключён к выходу (плюсовой вывод) питающего источника, первый транзистор (n-p-n), база которого подсоединена к свободному выводу первого резистора, транзистор является двухэмиттерным, вывод каждого эмиттера его образует относительно «земли» соответствующий (первый, второй) вход логического элемента для реализации операции И, последовательно включенные второй резистор, второй транзистор (n-p-n) и третий резистор, свободный вывод второго резистора подсоединён к общему выводу первого резистора и выхода питающего источника, база второго транзистора подключена к коллектору первого транзистора, а свободный вывод третьего резистора заземлён, четвёртый резистор, один из выводов которого соединён с общим выводом первого, второго резисторов и выхода источника питающего напряжения, третий транзистор (n-p-n), а также четвёртый тоже (n-p-n) транзистор, введены два дополнительных транзистора, четыре дополнительных резистора и изменено включение элементов, коллектор первого дополнительного транзистора (n-p-n) подключён к общему выводу второго резистора и коллектора второго транзистора, эмиттер второго дополнительного транзистора (p-n-p) соединён со свободным выводом четвёртого резистора, база его подсоединена к общему выводу коллекторов второго транзистора, первого дополнительного транзистора и второго резистора, а коллектор - к базе первого дополнительного транзистора, третий и четвёртый транзисторы включены параллельно, общий вывод их коллекторов соединён с общим выводом коллекторов второго транзистора, первого дополнительного транзистора, базы второго дополнительного транзистора и второго резистора, выводы баз третьего, четвёртого транзисторов образуют два входа относительно «земли» логического элемента для реализации операции ИЛИ, между общим выводом эмиттеров третьего и четвёртого транзисторов и «землей» включен первый дополнительный резистор, второй дополнительный резистор включён между эмиттером первого дополнительного транзистора и выходом логического элемента относительно «земли», один из выводов третьего дополнительного резистора соединён с общим выводом базы первого дополнительного транзистора и коллектора второго дополнительного транзистора, другой вывод этого третьего дополнительного резистора подсоединён к общему выводу второго дополнительного резистора и выхода логического элемента, четвёртый дополнительный резистор включён между «землёй» и общим выводом эмиттера второго дополнительного транзистора и четвёртого резистора.This is achieved by the fact that in the AND / OR trigger logic element containing a supply constant voltage, the common bus (minus terminal) of which is grounded, the first resistor, one of the terminals of which is connected to the output (positive terminal) of the supply source, the first transistor (npn) , the base of which is connected to the free terminal of the first resistor, the transistor is a two-emitter, the output of each emitter forms it relative to "ground" by the corresponding (first, second) input of the logic element to implement the AND operation, the second resistor, the second transistor (npn) and the third resistor are connected in series , the free terminal of the second resistor is connected to the common terminal of the first resistor and the output of the supply source, the base of the second transistor is connected to the collector of the first transistor, and the free terminal of the third resistor is grounded, the fourth resistor, one of the terminals of which is connected to the common terminal of the first, second resistors and the source output supply voltage, third transistor (npn), as well as the fourth also (npn) transistor, two additional transistors are introduced, four additional resistors and the switching on of elements is changed, the collector of the first additional transistor (npn) is connected to the common terminal of the second resistor and the collector of the second transistor, the emitter of the second additional transistor ( pnp) is connected to the free terminal of the fourth resistor, its base is connected to the common terminal of the collectors of the second transistor, the first additional transistor and the second resistor, and the collector is connected to the base of the first additional transistor, the third and fourth transistors are connected in parallel, the common terminal of their collectors is connected to the common terminal collectors of the second transistor, the first additional transistor, the base of the second additional transistor and the second resistor, the terminals of the bases of the third, fourth transistors form two inputs with respect to the "ground" of the logic element to implement the OR operation, between the common terminal of the emitters of the third and the fourth transistors and "ground" the first additional resistor is switched on, the second additional resistor is connected between the emitter of the first additional transistor and the output of the logic element relative to “ground”, one of the terminals of the third additional resistor is connected to the common terminal of the base of the first additional transistor and the collector of the second additional transistor, the other terminal of this third additional resistor is connected to the common terminal of the second additional resistor and the output of the logic element, the fourth additional resistor is connected between ground and the common terminal of the emitter of the second additional transistor and the fourth resistor.

Сущность изобретения поясняется схемой триггерного логического элемента И/ИЛИ (фиг. 1), таблицей истинности и таблицей истинности И (фиг. 2), и таблицей истинности ИЛИ (фиг. 3).The essence of the invention is illustrated by a circuit of a trigger logic element AND / OR (Fig. 1), a truth table and an AND truth table (Fig. 2), and an OR truth table (Fig. 3).

В триггерном логическом элементе И/ИЛИ общая шина (минусовой вывод) источника 1 питающего постоянного напряжения заземлена. К выходу (плюсовой вывод) питающего источника подсоединён один из выводов резистора 2. Другой вывод этого резистора подключён к базе двухэмиттерного n-p-n транзистора 3. Два вывода эмиттеров этого транзистора образуют относительно «земли» два входа х1 и х2 логического элемента для реализации операции И. Последовательно между собой включены n-p-n транзистор 4 и резистор 5. База транзистора 4 соединена с коллектором транзистора 3, а свободный вывод резистора 5 заземлён.In the trigger logic element AND / OR, the common bus (negative terminal) of the source 1 of the supply DC voltage is grounded. One of the terminals of the resistor is connected to the output (positive terminal) of the power supply. The other terminal of this resistor is connected to the base of the two-emitter npn transistor 3. Two terminals of the emitters of this transistor form two inputs x 1 and x 2 of the logic element relative to the "ground" for the implementation of the AND operation NPN transistor 4 and resistor 5 are connected in series with each other. The base of transistor 4 is connected to the collector of transistor 3, and the free terminal of resistor 5 is grounded.

Последовательно включены n-p-n транзистор 6 и резистор 7. Коллектор транзистора 6 подсоединён к коллектору транзистора 4, а свободный вывод резистора 7 заземлён. Вывод базы транзистора 6 образует первый вход X1 относительно «земли» логического элемента для реализации операции ИЛИ. Параллельно транзистору 6 включён n-p-n транзистор 8. Его коллектор соединён с общим выводом коллекторов транзисторов 4 и 6. Вывод базы образует второй вход X2 относительно «земли» логического элемента для реализации операции ИЛИ. Эмиттер транзистора 8 подсоединён к общему выводу эмиттера транзистора 6 и резистора 7.NPN transistor 6 and resistor 7 are connected in series. The collector of transistor 6 is connected to the collector of transistor 4, and the free terminal of resistor 7 is grounded. The output of the base of the transistor 6 forms the first input X 1 with respect to the "ground" of the logic element for the implementation of the OR operation. Parallel to transistor 6, an npn transistor 8 is connected. Its collector is connected to the common terminal of the collectors of transistors 4 and 6. The base terminal forms the second input X 2 with respect to the "ground" of the logic element to implement the OR operation. The emitter of transistor 8 is connected to the common terminal of the emitter of transistor 6 and resistor 7.

Последовательно включены резистор 9, n-p-n транзистор 10 и резистор 11. Свободный вывод резистора 9 подсоединён к выходу источника 1 питающего постоянного напряжения. Общий вывод этого резистора и коллектора транзистора 10 соединён с общим выводом коллекторов транзисторов 4, 6 и 8. Свободный вывод резистора 11 образует относительно «земли» выход у логического элемента. Последовательно включены резистор 12, p-n-p транзистор 13 и резистор 14. Свободный вывод резистора 12 подсоединён к выходу источника 1 питающего постоянного напряжения. База транзистора 13 соединена с общим выводом резистора 9 и коллекторов транзисторов 4, 6, 8 и 10. Общий вывод коллектора транзистора 13 и резистора 14 подключён к базе транзистора 10. Свободный вывод резистора 14 подсоединён к общему выводу резистора 11 и выхода у логического элемента. Резистор 15 включен между «землёй» и общим выводом резистора 12 и эмиттера транзистора 13.Resistor 9, n-p-n transistor 10 and resistor 11 are connected in series. The free terminal of the resistor 9 is connected to the output of the source 1 of the supplying constant voltage. The common terminal of this resistor and the collector of the transistor 10 is connected to the common terminal of the collectors of the transistors 4, 6 and 8. The free terminal of the resistor 11 forms an output at the logic element relative to the "ground". A resistor 12, a pnp transistor 13 and a resistor 14 are connected in series. The free terminal of the resistor 12 is connected to the output of the source 1 of the supplying constant voltage. The base of the transistor 13 is connected to the common terminal of the resistor 9 and the collectors of the transistors 4, 6, 8 and 10. The common terminal of the collector of the transistor 13 and the resistor 14 is connected to the base of the transistor 10. The free terminal of the resistor 14 is connected to the common terminal of the resistor 11 and the output of the logic element. Resistor 15 is connected between ground and common terminal of resistor 12 and emitter of transistor 13.

Часть схемы на транзисторах 10, 13 и резисторах 9, 11, 12 и 14 является триггером на транзисторах противоположного типа проводимости. На фиг. 1 для наглядности также приведён пунктирными линиями резистор Rн, условно отображающий внешнюю нагрузку логического элемента.Part of the circuit on transistors 10, 13 and resistors 9, 11, 12 and 14 is a trigger on transistors of the opposite conductivity type. FIG. 1 for clarity, the resistor R n is also shown in dotted lines, which conventionally displays the external load of the logic element.

Триггерный логический элемент И/ИЛИ работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень – уровень логического нуля соответствует значениям напряжения в районе нуля (близкому к нулю), высокий уровень – уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).Trigger gate AND / OR works as follows. Digital electronics use low and high electrical input and output signals. Low level - the logical zero level corresponds to the voltage values in the region of zero (close to zero), high level - the logical one level corresponds to the voltage values in the region of units of volts (often in the region of four volts).

Триггер на транзисторах 10, 13 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 9, 14 нулевые значения напряжения. Они прикладываются к базам транзисторов 10, 13 меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 10, 13 открыты, их электрические токи создают напряжения в том числе на резисторах 9 и 14 больше по абсолютной величине и по значениям пороговых напряжений транзисторов и поддерживают транзисторы 10, 13 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера.The flip-flop on transistors 10, 13 of the opposite type of conductivity has two states of equilibrium. In the first (conditionally) state, both transistors are closed and do not conduct electric current. Then, including resistors 9, 14 zero voltage values. They are applied to the bases of transistors 10, 13 less than the threshold voltages of these transistors in absolute value and, as a result, keep these transistors in a closed state. In the second (conditionally) state, the transistors 10, 13 are open, their electric currents create voltages, including across the resistors 9 and 14, more in absolute value and in terms of the threshold voltages of the transistors and keep the transistors 10, 13 in the open state. A trigger on transistors of the opposite type of conductivity, like other common triggers, goes from the first state to the second and vice versa when the control input voltages in their values exceed the voltage values of the corresponding trigger thresholds.

Работа логического элемента И/ИЛИ отражается таблицей истинности для операции И при X1=X2=0 (фиг. 1) и таблицей истинности для операции ИЛИ при х1=х2=0 (фиг. 2), где х1, х2, X1 и X2 – условное отображение входного сигнала логического элемента, и N – номер строки по порядку. Обратимся к таблице истинности на фиг. 2. На входы X1 и X2 здесь подаются напряжения уровня логического нуля. Тогда состояние транзисторов 6 и 8 в худшем случае находится в районе порогового напряжения, сила электрических токов коллекторов этих транзисторов мала, напряжение на резисторе 9 мало по абсолютной величине и не может перевести триггер на транзисторах 10, 13 во второе состояние. В соответствии с первыми тремя строками таблицы истинности на фиг. 2. на один или оба входа логического элемента поступает напряжение уровня логического нуля. Тогда один или оба базо-эмиттерных p-n переходов транзистора 3 открыты и на них весьма малое значение напряжения, как на диодах в проводящем электрический ток состоянии. Базо-коллекторный переход транзистора 3 тоже открыт, в итоге на базе транзистора 4 низкий уровень напряжения и его состояние в худшем случае в районе порогового напряжения. Сила коллекторного тока транзистора 4 настолько мала, что напряжение на резисторе 9 уверенно меньше по абсолютной величине напряжения порога срабатывания триггера на транзисторах 10, 13 и оно не может его перевести во второе состояние. Делитель на резисторах 12, 15 позволяет получить напряжение на резисторе 12 и в итоге на базе транзистора 13 достаточное напряжение для обеспечения первого состояния триггера на транзисторах 10, 13. Сила электрических токов транзисторов 10, 13 стремится к нулю и может обеспечивать на выходе логического элемента y и на внешней нагрузке напряжение логического нуля. В соответствии с четвёртой строкой таблицы истинности (фиг. 2) на оба входа х1, х2 логического элемента подаётся напряжение уровня логической единицы. Базо-эмиттерные и базо-коллекторный p-n переходы транзистора 3 по-прежнему открыты и в результате на базе этого транзистора и на базе транзистора 4 имеется высокий уровень напряжения. В соответствии с этим повышенное значение силы коллекторного тока транзистора 4 создаёт на резисторе 9 повышенное значение напряжения, достаточное для обеспечения открытого состояния транзистора 13 с учётом наличия делителя на резисторах 12, 15 и соответственно второе состояние триггера на транзисторах 10, 13. Электрические токи двух транзисторов создают на внешней нагрузке и на выходе y напряжение уровня логической единицы.The operation of the logical element AND / OR is reflected by the truth table for the AND operation when X 1 = X 2 = 0 (Fig. 1) and the truth table for the OR operation when x 1 = x 2 = 0 (Fig. 2), where x 1 , x 2 , X 1 and X 2 are the conditional display of the input signal of the logic gate, and N is the line number in order. Referring to the truth table in FIG. 2. The inputs X 1 and X 2 are supplied with voltages of the logic zero level. Then the state of transistors 6 and 8 in the worst case is in the region of the threshold voltage, the strength of the electric currents of the collectors of these transistors is small, the voltage across the resistor 9 is small in absolute value and cannot transfer the trigger on transistors 10, 13 to the second state. In accordance with the first three rows of the truth table in FIG. 2. one or both inputs of the logic element is supplied with a voltage of the logic zero level. Then one or both of the base-emitter pn junctions of the transistor 3 are open and there is a very low voltage across them, as on diodes in a conductive state. The base-collector junction of the transistor 3 is also open, as a result, on the base of the transistor 4, a low voltage level and its state, in the worst case, is in the region of the threshold voltage. The strength of the collector current of the transistor 4 is so small that the voltage across the resistor 9 is surely less in absolute value than the voltage of the trigger threshold on the transistors 10, 13 and it cannot transfer it to the second state. The divider on the resistors 12, 15 allows you to obtain the voltage across the resistor 12 and, as a result, on the basis of the transistor 13, a sufficient voltage to ensure the first state of the trigger on the transistors 10, 13. The strength of the electric currents of the transistors 10, 13 tends to zero and can provide at the output of the logic element y and on the external load the voltage of a logical zero. In accordance with the fourth line of the truth table (Fig. 2), the voltage of the logical unit level is applied to both inputs x 1 , x 2 of the logic element. The base-emitter and base-collector pn junctions of the transistor 3 are still open, and as a result, there is a high voltage level on the base of this transistor and on the base of the transistor 4. In accordance with this, the increased value of the collector current of the transistor 4 creates an increased voltage value on the resistor 9, sufficient to ensure the open state of the transistor 13, taking into account the presence of a divider on the resistors 12, 15 and, accordingly, the second state of the trigger on the transistors 10, 13. Electric currents of the two transistors create a logic-one level voltage on the external load and at the output y.

Далее обратимся к таблице истинности на фиг. 3. На входы х1 и х2 здесь подаются напряжения уровня логического нуля. Тогда напряжение на базах транзисторов 3 и 4 тоже в районе логического нуля и состояние транзистора 4 в районе его порогового напряжения. Сила электрического тока его коллектора мала, напряжение на резисторе 9 от этого тока тоже мало по абсолютной величине и не может перевести триггер на транзисторах 10, 13 во второе состояние. В соответствии с первой строкой таблицы истинности на фиг. 3 на оба входа X1 и X2 логического элемента поступают напряжения уровня логического нуля. Соответственно сила электрических токов транзисторов 6, 8 мала, напряжение на резисторе 9 от них по абсолютной величине меньше напряжения порога срабатывания триггера на транзисторах 10, 13 и не может перевести его во второе состояние. Напряжение на резисторе 12 от делителя на резисторах 12, 15 поддерживает триггер на транзисторах 10, 13 в первом состоянии и на выходе логического элемента y напряжение уровня логического нуля.Next, refer to the truth table in FIG. 3. The inputs x 1 and x 2 are supplied with a logic zero level voltage. Then the voltage at the bases of transistors 3 and 4 is also in the region of logical zero and the state of transistor 4 is in the region of its threshold voltage. The strength of the electric current of its collector is small, the voltage across the resistor 9 from this current is also small in absolute value and cannot transfer the trigger on transistors 10, 13 to the second state. In accordance with the first row of the truth table in FIG. 3, both inputs X 1 and X 2 of the logic element receive voltages of the logic zero level. Accordingly, the strength of the electric currents of the transistors 6, 8 is small, the voltage across the resistor 9 from them in absolute value is less than the voltage of the trigger threshold on the transistors 10, 13 and cannot transfer it to the second state. The voltage across the resistor 12 from the divider across the resistors 12, 15 maintains the trigger on the transistors 10, 13 in the first state and at the output of the logic element y the voltage of the logic zero level.

В соответствии со 2, 3 и 4-й строками таблицы истинности на фиг. 3 на базы одного из транзисторов 6, 8 или на оба подаётся напряжение уровня логической единицы и сила электрического тока этих транзисторов соответственно возрастает. Напряжение на резисторы 9 от них тоже возрастает, превышает напряжение порога срабатывания триггера на транзисторах 10, 13 с учётом наличия делителя на резисторах 12, 15 и переводит во второе состояние названный триггер. Электрические токи транзисторов 10, 13 создают на выходе y и на внешней нагрузке логического элемента напряжение уровня логической единицы.In accordance with lines 2, 3 and 4 of the truth table in FIG. 3 to the bases of one of the transistors 6, 8 or both, the voltage of the logical unit level is applied and the electric current of these transistors increases accordingly. The voltage across the resistors 9 from them also increases, exceeds the voltage of the trigger threshold on the transistors 10, 13, taking into account the presence of a divider on the resistors 12, 15 and transfers the named trigger to the second state. The electric currents of the transistors 10, 13 create at the output y and on the external load of the logic element a voltage of the logic unit level.

Таким образом, в триггерном логическом элементе И/ИЛИ сила электрического тока внешней нагрузки равна сумме силы токов двух транзисторов (10 и 13), что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки формирует только один из имеющихся транзисторов. Thus, in the AND / OR trigger logic element, the electric current of the external load is equal to the sum of the currents of the two transistors (10 and 13), which increases the load capacity of this logic element. In the prototype, the load electric current forms only one of the available transistors.

Claims (1)

Триггерный логический элемент И/ИЛИ, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, первый резистор, один из выводов которого подключён к выходу (плюсовой вывод) питающего источника, первый транзистор (n-p-n), база которого подсоединена к свободному выводу первого резистора, транзистор является двухэмиттерным, вывод каждого эмиттера его образует относительно «земли» соответствующий (первый, второй) вход логического элемента для реализации операции И, последовательно включенные второй резистор, второй транзистор (n-p-n) и третий резистор, свободный вывод второго резистора подсоединён к общему выводу первого резистора и выхода питающего источника, база второго транзистора подключена к коллектору первого транзистора, а свободный вывод третьего резистора заземлён, четвёртый резистор, один из выводов которого соединён с общим выводом первого, второго резисторов и выхода источника питающего напряжения, третий транзистор (n-p-n), а также четвёртый тоже n-p-n транзистор, отличающийся тем, что в него введены два дополнительных транзистора, четыре дополнительных резистора и изменено включение элементов, коллектор первого дополнительного транзистора (n-p-n) подключён к общему выводу второго резистора и коллектора второго транзистора, эмиттер второго дополнительного транзистора (p-n-p) соединён со свободным выводом четвёртого резистора, база его подсоединена к общему выводу коллекторов второго транзистора, первого дополнительного транзистора и второго резистора, а коллектор - к базе первого дополнительного транзистора, третий и четвёртый транзисторы включены параллельно, общий вывод их коллекторов соединён с общим выводом коллекторов второго транзистора, первого дополнительного транзистора, базы второго дополнительного транзистора и второго резистора, выводы баз третьего, четвёртого транзисторов образуют два входа относительно «земли» логического элемента для реализации операции ИЛИ, между общим выводом эмиттеров третьего и четвёртого транзисторов и «землей» включен первый дополнительный резистор, второй дополнительный резистор включён между эмиттером первого дополнительного транзистора и выходом логического элемента относительно «земли», один из выводов третьего дополнительного резистора соединён с общим выводом базы первого дополнительного транзистора и коллектора второго дополнительного транзистора, другой вывод этого третьего дополнительного резистора подсоединён к общему выводу второго дополнительного резистора и выхода логического элемента, четвёртый дополнительный резистор включён между «землёй» и общим выводом эмиттера второго дополнительного транзистора и четвёртого резистора. An AND / OR trigger logic element containing a DC voltage supply, the common bus (negative terminal) of which is grounded, the first resistor, one of the terminals of which is connected to the output (positive terminal) of the supply source, the first transistor (npn), the base of which is connected to a free the terminal of the first resistor, the transistor is a two-emitter, the terminal of each emitter forms relative to the "ground" the corresponding (first, second) input of the logic element to implement the AND operation, the second resistor, the second transistor (npn) and the third resistor are connected in series, the free terminal of the second resistor is connected to the common terminal of the first resistor and the output of the supply source, the base of the second transistor is connected to the collector of the first transistor, and the free terminal of the third resistor is grounded, the fourth resistor, one of the terminals of which is connected to the common terminal of the first, second resistors and the output of the supply voltage source, the third transistor ( npn) as well as the fourth is also an npn transistor, characterized in that two additional transistors, four additional resistors are introduced into it and the inclusion of elements is changed, the collector of the first additional transistor (npn) is connected to the common terminal of the second resistor and the collector of the second transistor, the emitter of the second additional transistor (pnp) is connected with a free terminal of the fourth resistor, its base is connected to the common terminal of the collectors of the second transistor, the first additional transistor and the second resistor, and the collector to the base of the first additional transistor, the third and fourth transistors are connected in parallel, the common terminal of their collectors is connected to the common terminal of the collectors of the second transistor , the first additional transistor, the base of the second additional transistor and the second resistor, the terminals of the bases of the third, fourth transistors form two inputs relative to the "ground" of the logic element to implement the OR operation, between the common terminal of the emitters of the third and the fourth transistors and "ground" the first additional resistor is switched on, the second additional resistor is connected between the emitter of the first additional transistor and the output of the logic element relative to “ground”, one of the terminals of the third additional resistor is connected to the common terminal of the base of the first additional transistor and the collector of the second additional transistor, the other terminal of this third additional resistor is connected to the common terminal of the second additional resistor and the output of the logic element, the fourth additional resistor is connected between ground and the common terminal of the emitter of the second additional transistor and the fourth resistor.
RU2020135243A 2020-10-27 2020-10-27 Trigger logic gate and/or RU2745398C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2020135243A RU2745398C1 (en) 2020-10-27 2020-10-27 Trigger logic gate and/or

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2020135243A RU2745398C1 (en) 2020-10-27 2020-10-27 Trigger logic gate and/or

Publications (1)

Publication Number Publication Date
RU2745398C1 true RU2745398C1 (en) 2021-03-24

Family

ID=75159256

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020135243A RU2745398C1 (en) 2020-10-27 2020-10-27 Trigger logic gate and/or

Country Status (1)

Country Link
RU (1) RU2745398C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2771668C1 (en) * 2021-11-22 2022-05-11 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger asynchronous d trigger

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU336812A1 (en) * Таганрогский радиотехнический ннс итут ALL-UNION PATG ..,. H? SKY library wsBAВ. E. Melnik
US5576637A (en) * 1991-12-09 1996-11-19 Fujitsu Limited XOR CMOS logic gate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU336812A1 (en) * Таганрогский радиотехнический ннс итут ALL-UNION PATG ..,. H? SKY library wsBAВ. E. Melnik
US5576637A (en) * 1991-12-09 1996-11-19 Fujitsu Limited XOR CMOS logic gate

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ЯМПОЛЬСКИЙ В.С., Основы автоматики и электронно-вычислительной техники, Москва, Просвящение, 1991, стр. 74, рис. 3.5. *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2771668C1 (en) * 2021-11-22 2022-05-11 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger asynchronous d trigger
RU2783403C1 (en) * 2022-02-14 2022-11-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger gate and-not/or-not
RU2797567C1 (en) * 2022-04-21 2023-06-07 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Trigger logic element or

Similar Documents

Publication Publication Date Title
RU2726853C1 (en) Trigger logic element or/nor
RU2715178C1 (en) Trigger logic element on field-effect transistors
RU2710962C1 (en) Trigger logic element or
US3430070A (en) Flip-flop circuit
US3663837A (en) Tri-stable state circuitry for digital computers
RU2710937C1 (en) Triggering logic element nor
US2976428A (en) Digital system of mechanically and electrically compatible building blocks
RU2694151C1 (en) Triggering logic element nand
RU2700195C1 (en) Trigger adder modulo two
RU2745398C1 (en) Trigger logic gate and/or
US3424928A (en) Clocked r-s flip-flop
RU2728954C1 (en) Trigger logic element and
RU2727613C1 (en) Triggering and/nand logic element
RU2693297C1 (en) Triggered asynchronous rs flip-flop
RU2792973C1 (en) Trigger logic element and-not/or-not
RU2783403C1 (en) Trigger gate and-not/or-not
RU2760206C1 (en) Trigger logic element is not/or/and/or-not/and-not
RU2785277C1 (en) Trigger gate and/or
US3723761A (en) Emitter-emitter coupled logic circuit device
RU2721386C1 (en) Trigger two-stage rs flip-flop
RU2802370C1 (en) Trigger logic element and
RU2767176C1 (en) Trigger logic element nor
RU2760464C1 (en) Trigger logic element and-not
US3411019A (en) Electronic converter and switching means therefor
RU2710845C1 (en) Trigger logic element not