RU2701085C2 - Устройство и способ для отображения и обратного отображения сигналов в системе связи с использованием кода с малой плотностью проверок на четность - Google Patents

Устройство и способ для отображения и обратного отображения сигналов в системе связи с использованием кода с малой плотностью проверок на четность Download PDF

Info

Publication number
RU2701085C2
RU2701085C2 RU2016106337A RU2016106337A RU2701085C2 RU 2701085 C2 RU2701085 C2 RU 2701085C2 RU 2016106337 A RU2016106337 A RU 2016106337A RU 2016106337 A RU2016106337 A RU 2016106337A RU 2701085 C2 RU2701085 C2 RU 2701085C2
Authority
RU
Russia
Prior art keywords
bit
substreams
bits
ldpc
qam
Prior art date
Application number
RU2016106337A
Other languages
English (en)
Other versions
RU2016106337A3 (ru
RU2016106337A (ru
Inventor
Хиун-Коо ЯНГ
Хонг-Сил ДЗЕОНГ
Сунг-Риул ЙУН
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU2016106337A publication Critical patent/RU2016106337A/ru
Publication of RU2016106337A3 publication Critical patent/RU2016106337A3/ru
Application granted granted Critical
Publication of RU2701085C2 publication Critical patent/RU2701085C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
    • H04L2025/03375—Passband transmission
    • H04L2025/0342—QAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

Изобретение относится к передаче данных и предназначено для отображения и обратного отображения сигнала в системе, использующей код с малой плотностью проверок на четность (LDPC). Технический результат – минимизация вероятности ошибок символа QAM. В данном способе биты LDPC-кодового слова записываются по столбцам и считываются по строкам, подпотоки генерируются посредством демультиплексирования считанных битов с использованием схемы демультиплексирования, и биты, включенные в каждый из подпотоков, отображаются в символы в группе сигналов, при этом схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков. 10 н.п. ф-лы, 22 ил., 2 табл.

Description

УРОВЕНЬ ТЕХНИКИ ИЗОБРЕТЕНИЯ
Настоящее изобретение относится к устройству и способу для отображения и обратного отображения сигналов в системе, использующей код с малой плотностью проверок на четность (LDPC).
Описание связанного уровня техники
В системе связи эффективность линии связи может быть значительно снижена посредством шума, затухания и межсимвольных помех (ISI) канала. Вследствие этого, система связи следующего поколения активно рассматривает использование LDPC-кодов в качестве кодов коррекции ошибок.
Фиг.1 иллюстрирует традиционную операцию LDPC-кодирования. Ссылаясь на фиг.1, LDPC-кодер 110 кодирует вектор информационного слова с длиной Kldpc, I={i0, i1, ..., iKldpc-1} в вектор Λ ={i0, i1, ..., iKldpc-1, ρ0, ρ1, ..., ρNldpc-Kldpc-1} LDPC-кодового слова. Вектор информационного слова включает в себя Kldpc информационных битов. То есть, каждый элемент вектора I={i0, i1, ..., iKldpc-1} информационного слова является информационным битом.
LDPC-кодер 110 генерирует вектор четности с длиной Nldpc-Kldpc, {ρ0, ρ1, ..., ρNldpc-Kldpc-1} с использованием матрицы проверки на четность, имеющей Nldpc столбцов, и генерирует LDPC-код, т.е., вектор Λ ={i0, i1, ..., iKldpc-1, ρ0, ρ1, ..., ρNldpc-Kldpc-1} LDPC-кодового слова, с использованием вектора информационного слова и вектора четности.
Вместе с растущими потребностями в высокоскоростной передаче данных и разработке аппаратного обеспечения, система связи будущего поколения активно рассматривает использование квадратурной амплитудной модуляции (QAM), которая является превосходной в том, что касается эффективности частот. В QAM разные биты модуляции, включенные в один символ QAM, имеют разные вероятности ошибок.
Способность коррекции ошибок для каждого бита LDPC-кодового слова, включенного в вектор LDPC-кодового слова, определяется согласно степени переменного узла, соответствующего биту LDPC-кодового слова.
Следовательно, даже если используется одинаковый LDPC-код, вероятность ошибок символа QAM варьируется в зависимости от битов модуляции символа QAM, в которые отображаются биты LDPC-кодового слова. Соответственно, существует необходимость в методе для отображения битов LDPC-кодового слова в биты модуляции символа QAM, который минимизирует вероятность ошибок символа QAM.
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
Соответственно, варианты осуществления настоящего изобретения выполнены для решения по меньшей мере проблем и/или недостатков, описанных выше, и для предоставления по меньшей мере преимуществ, описанных ниже.
Аспект настоящего изобретения служит для предоставления устройства или способа для отображения и обратного отображения сигналов в системе, использующей LDPC-код.
Другой аспект настоящего изобретения служит для предоставления устройства или способа для отображения и обратного отображения между LDPC-кодовыми словами и символами QAM в системе, использующей LDPC-код.
В соответствии с аспектом настоящего изобретения, передатчик сигнала предоставлен для использования в системе, использующей LDPC-код. Переданный сигнал включает в себя перемежитель, который записывает биты LDPC-кодового слова по столбцам и считывает записанные биты LDPC-кодового слова по строкам, демультиплексор, который генерирует подпотоки посредством демультиплексирования считанных битов с использованием схемы демультиплексирования, и блок отображения символов, который отображает биты, включенные в каждый из подпотоков, в символы в сигнальном созвездии, при этом схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков.
В соответствии с другим аспектом настоящего изобретения приемник сигналов предоставляется для использования в системе, использующей LDPC-код. Приемник сигналов включает в себя мультиплексор, который мультиплексирует подпотоки с использованием схемы мультиплексирования, обратный перемежитель, который обратно перемежает мультиплексированные биты, и LDPC-декодер, который генерирует биты LDPC-кодового слова посредством LDPC-декодирования обратно перемеженных битов, при этом схема мультиплексирования определяется в соответствии со схемой демультиплексирования, используемой в передатчике сигналов, и схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков.
В соответствии с другим аспектом настоящего изобретения, способ отображения сигналов предоставляется для передатчика сигналов в системе, использующей LDPC-код. В данном способе, биты LDPC-кодового слова записываются по столбцам и считываются по строкам, подпотоки генерируются посредством демультиплексирования считанных битов с использованием схемы демультиплексирования, и биты, включенные в каждый из подпотоков, отображаются в символы в сигнальном созвездии, при этом схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков.
В соответствии с другим аспектом настоящего изобретения способ обратного отображения сигналов предоставляется для приемника сигналов в системе, использующей LDPC-код. В данном способе подпотоки мультиплексируются с использованием схемы мультиплексирования, мультиплексированные биты обратно перемежаются, и биты LDPC-кодового слова генерируются посредством LDPC-декодирования обратно перемеженных битов, при этом схема мультиплексирования определяется в соответствии со схемой демультиплексирования, используемой в передатчике сигналов, и схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Вышеописанные и другие аспекты, признаки и преимущества определенных вариантов осуществления настоящего изобретения станут более очевидны из следующего подробного описания, взятого совместно с сопутствующими чертежами, в которых:
Фиг.1 иллюстрирует традиционную операцию LDPC-кодирования;
Фиг.2 является блок-схемой, иллюстрирующей передатчик сигналов в системе, использующей LDPC-код согласно варианту осуществления настоящего изобретения;
Фиг.3 иллюстрирует сигнальное созвездие с 16-арной QAM (16-QAM) согласно варианту осуществления настоящего изобретения;
Фиг.4 иллюстрирует сигнальное созвездие с 64-арной QAM (64-QAM) согласно варианту осуществления настоящего изобретения;
Фиг.5 иллюстрирует сигнальное созвездие с 256-арной QAM (256-QAM) согласно варианту осуществления настоящего изобретения;
Фиг.6 иллюстрирует операцию перемежителя, проиллюстрированного на фиг.2, согласно варианту осуществления настоящего изобретения;
Фиг.7 иллюстрирует операцию блока демультиплексора (DEMUX), проиллюстрированного на фиг.2, согласно варианту осуществления настоящего изобретения;
Фиг.8 иллюстрирует операцию блока DEMUX, когда используется Nldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения;
Фиг.9 иллюстрирует операцию блока DEMUX, когда используется Nldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения;
Фиг.10 иллюстрирует другую операцию блока DEMUX, когда используется Nldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения;
Фиг.11 иллюстрирует другую операцию блока DEMUX, когда используется Nldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения;
Фиг.12 иллюстрирует другую операцию блока DEMUX, когда используется Nldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения;
Фиг.13 иллюстрирует другую операцию блока DEMUX, когда используется Nldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения;
Фиг.14 иллюстрирует дополнительную операцию блока DEMUX, когда используется Nldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения;
Фиг.15 иллюстрирует операцию блока DEMUX, когда используется Nldpc=16200 и 256-QAM, согласно варианту осуществления настоящего изобретения;
Фиг.16 иллюстрирует операцию блока DEMUX, когда используется Nldpc=16200 и 256-QAM, согласно варианту осуществления настоящего изобретения;
Фиг.17 является блок-схемой, иллюстрирующей приемник сигналов в системе, использующей LDPC-код, согласно варианту осуществления настоящего изобретения;
Фиг.18 является блок-схемой, иллюстрирующей блок демультиплексора (DEMUX) на фиг.2, согласно варианту осуществления настоящего изобретения; и
Фиг.19 является блок-схемой, иллюстрирующей блок мультиплексора (MUX) на фиг.17, согласно варианту осуществления настоящего изобретения.
На чертежах одинаковые ссылочные номера следует понимать как ссылающиеся на одни и те же элементы, признаки и структуры.
ПОДРОБНОЕ ОПИСАНИЕ ВАРИАНТОВ ОСУЩЕСТВЛЕНИЯ ДАННОГО ИЗОБРЕТЕНИЯ
Различные варианты осуществления настоящего изобретения теперь будут подробно описаны со ссылкой на сопутствующие чертежи. В следующем описании, конкретные подробности, такие как подробные конфигурация и компоненты, предоставляются лишь для помощи в общем понимании этих вариантов осуществления настоящего изобретения. Вследствие этого, специалисты в данной области техники должны осознавать, что различные изменения и модификации вариантов осуществления, описанных в настоящем документе, могут быть сделаны без отступления от объема и сущности настоящего изобретения. К тому же, описания общеизвестных функций и конструкций опущены для ясности и краткости.
В соответствии с вариантом осуществления настоящего изобретения, устройство и способ предоставляются для отображения и обратного отображения сигналов в системе, использующей LDPC-код.
В соответствии с другим вариантом осуществления настоящего изобретения, устройство и способ предоставляются для отображения и обратного отображения между LDPC-кодовыми словами и символами QAM.
Следующее описание настоящего изобретения предоставлено для систем, использующих LDPC-коды, например, вещательных систем, таких как системы следующего поколения (NGH) цифрового видеовещания на портативные устройства (DVB), или систем связи, таких как транспортировка медиаданных (MMT) экспертной группы по кинематографии (MPEG), усовершенствованная система пакетной передачи данных (EPS), проект долгосрочного развития (LTE), и 802.16m института инженеров по электротехнике и радиоэлектронике (IEEE).
Хотя настоящее изобретение описано в контексте LDPC-кода и схем QAM-модуляции, следует ясно понимать, что устройство и способ настоящего изобретения также применимы к другим кодам и другим схемам модуляции.
Фиг.2 является блок-схемой, иллюстрирующей передатчик сигналов в системе, использующей LDPC-код, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.2, передатчик сигналов включает в себя LDPC-кодер 210, препроцессор 220, перемежитель 230, блок 240 DEMUX и блок 250 отображения символов.
LDPC-кодер 210 генерирует вектор {ρ0, ρ1, ..., ρNldpc-Kldpc-1} четности, включающий в себя Nldpc-Kldpc битов четности, и затем вектор LDPC-кодового слова с длиной Nldpc посредством кодирования вектора I={i0, i1, ..., iKldpc-1} информационного слова. Препроцессор 220 генерирует вектор U={μ0, μ1, ..., μNldpc} посредством предварительной обработки вектора Λ LDPC-кодового слова, принятого от LDPC-кодера 210, с использованием предварительно определенной схемы предварительной обработки. В качестве альтернативы препроцессор 220 может быть опущен или его функции могут быть включены в перемежитель 230. Подробное описание схемы предварительной обработки здесь не предоставлено.
Перемежитель 230 записывает вектор U, принятый от препроцессора 220, по столбцам в Nc столбцов и считывает вектор U по строкам, таким образом выводя вектор V={ν0, ν1, ..., νNldpc-1} в блок 240 DEMUX. Блок 240 DEMUX демультиплексирует вектор V в Nsubstreams подпотоков Bi={bi,0, bi,1, ..., bi,Nldpc/Nsubstreams-1}(i=0,1, ..., Nsubstreams-1), причем каждый имеет Nc битов. Для ввода битов каждого из Nsubstreams подпотоков блок 250 отображения символов генерирует слово ячейки с длиной ηMOD, ┌y0, y1, ..., yμMOD-1┐ и отображает слово ячейки в сигнальные точке в сигнальном созвездии, тем самым производя символ Z. Здесь ηMOD является делителем Nsubstreams.
Фиг.3, 4, и 5 иллюстрируют взаимосвязи отображения между словами ячеек и группами сигналов при 16-QAM, 64-QAM и 256-QAM, соответственно, согласно вариантам осуществления настоящего изобретения.
Фиг.6 иллюстрирует операцию перемежителя 230, проиллюстрированного на фиг.2, согласно варианту осуществления настоящего изобретения. Конкретно, на фиг.6, предположено, что перемежитель 230 имеет Nc строк × Nldpc/Nc столбцов.
Если Nldpc=16200, число строк Nr и число столбцов Nc задаются для 16-QAM и 64-QAM как показано в таблице 1.
Таблица 1
Схема модуляции Nr Nc
16-QAM 8100 8
64-QAM 5400 12
Перемежитель 230 последовательно записывает принятый вектор U по столбцам в Nc столбцов и считывает записанный вектор по строкам. Здесь, первое положение хранения каждого столбца может быть сдвинуто на параметр tc кручения. Параметр tc кручения может иметь значения, показанные в таблице 2 для 16-QAM и 64-QAM, когда Nldpc=16200, например.
Таблица 2
Схема модуляции Nc Tc
столбец 0 1 2 3 4 5 6 7 8 9 10 11
16-QAM 8 0 0 0 1 7 20 20 21 - - - -
64-QAM 12 0 0 0 2 2 2 3 3 3 6 7 7
Фиг.7 иллюстрирует операцию блока DEMUX, проиллюстрированного на фиг.2, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.7, операция блока 240 DEMUX может быть выражена как взаимосвязь между Vi(i=0, 1, ..., Nldpc-1) и bj(j=0,1, ..., Nsubstreams-1), которая может быть расширена по тому же правилу, если Nldpc является кратным Nsubstreams.
Фиг.8 иллюстрирует операцию блока 240 DEMUX, когда используется Nldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.8, предполагая Nsubstreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b2, бит v1 в b4, бит v2 в бит b5, бит v3 в бит b0, бит v4 в бит b7, бит v5 в бит b1, бит v6 в b3, и бит v7 в бит b6.
Фиг.9 иллюстрирует операцию блока 240 DEMUX, когда используется Nldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.9, предполагая Nsubstreams=12, блок 240 DEMUX отображает входные биты с v0 по v11 в выходные биты с b0 по b11. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b0, бит v2 в бит b1, бит v3 в бит b6, бит v4 в бит b2, бит v5 в бит b3, бит v6 в b8, бит v7 в бит b9, бит v8 в бит b7, бит v9 в бит b5, бит v10 в бит b10, и бит v11 в бит b11.
Фиг.10 иллюстрирует другую операцию блока 240 DEMUX, когда используется Nldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.10, предполагая Nsubstreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b2, бит v1 в b4, бит v2 в бит b5, бит v3 в бит b1, бит v4 в бит b6, бит v5 в бит b0, бит v6 в b7, и бит v7 в бит b3.
Фиг.11 иллюстрирует другую операцию блока 240 DEMUX, когда используется Nldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.11, предполагая Nsubstreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b2, бит v1 в b0, бит v2 в бит b1, бит v3 в бит b3, бит v4 в бит b6, бит v5 в бит b4, бит v6 в b7, и бит v7 в бит b5.
Фиг.12 иллюстрирует другую операцию блока 240 DEMUX, когда используется Nldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.12, предполагая Nsubstreams=12, блок 240 DEMUX отображает входные биты с v0 по v11 в выходные биты с b0 по b11. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b2, бит v2 в бит b0, бит v3 в бит b5, бит v4 в бит b6, бит v5 в бит b1, бит v6 в b3, бит v7 в бит b7, бит v8 в бит b8, бит v9 в бит b9, бит v10 в бит b10, и бит v11 в бит b11.
Фиг.13 иллюстрирует другую операцию блока 240 DEMUX, когда используется Nldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.13, предполагая Nsubstreams=12, блок 240 DEMUX отображает входные биты с v0 по v11 в выходные биты с b0 по b11. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b0, бит v2 в бит b1, бит v3 в бит b6, бит v4 в бит b2, бит v5 в бит b3, бит v6 в b5, бит v7 в бит b8, бит v8 в бит b7, бит v9 в бит b10, бит v10 в бит b9, и бит v11 в бит b11.
Фиг.14 иллюстрирует другую операцию блока 240 DEMUX, когда используется Nldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.14, предполагая Nsubstreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b2, бит v1 в b0, бит v2 в бит b4, бит v3 в бит b1, бит v4 в бит b6, бит v5 в бит b5, бит v6 в b7, и бит v7 в бит b3.
Фиг.15 иллюстрирует операцию блока 240 DEMUX, когда используется Nldpc=16200 и 256-QAM, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.15, предполагая Nsubstreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b0, бит v2 в бит b1, бит v3 в бит b2, бит v4 в бит b5, бит v5 в бит b3, бит v6 в b6, и бит v7 в бит b7.
Фиг.16 иллюстрирует другую операцию блока 240 DEMUX, когда используется Nldpc=16200 и 256-QAM, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.16, предполагая Nsubstreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b0, бит v2 в бит b5, бит v3 в бит b1, бит v4 в бит b2, бит v5 в бит b3, бит v6 в b6, и бит v7 в бит b7.
Как описано выше, в соответствии с вариантами осуществления настоящего изобретения, блок DEMUX предоставляет биты LDPC-кодового слова блоку отображения символов согласно предварительно определенному правилу отображения. Вследствие этого, когда биты LDPC-кодового слова отображаются в символы (например, символы в группе QAM-сигналов), символы имеют разные характеристики согласно разным правилам отображения.
Фиг.17 является блок-схемой, иллюстрирующей приемник сигналов в системе использующей LDPC-код согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.17, приемник сигналов включает в себя вычислитель 1710 метрики битов, блок 1720 MUX, обратный перемежитель 1730, постпроцессор 1740 и LDPC-декодер 1750.
После приема вектора символа с длиной Nldpc/ηMOD , R={r0, r1, ..., rNldpc/ηMOD-1}, калькулятор 1710 метрики битов оценивает
Figure 00000001
i={
Figure 00000002
i,0,
Figure 00000002
i,1, ...,
Figure 00000002
i,Nldpc/Nsubstreams-1} (i=0,1, ..., Nsubstreams-1) Nsubstreams подпотоков Bi={bi,0, bi,1, ..., bi,Nldpc/Nsubstreams-1} (i=0,1, ..., Nsubstreams-1). Метрики битов используются для декодирования LDPC-кода. Например, логарифмические отношения правдоподобия (LLR) могут быть использованы в качестве метрик битов.
Блок 1720 MUX генерирует оценку вектора метрики бита с длиной Nldpc,
Figure 00000003
={
Figure 00000004
0,
Figure 00000004
1, ...,
Figure 00000004
Nldpc-1} посредством мультиплексирования оценок
Figure 00000001
i, i=0, 1, ...,Nsubstreams-1 метрик битов принятых от вычислителя 1710 метрики битов. Обратный перемежитель 1730 обратно перемежает оценку
Figure 00000003
вектора метрики бита с использованием схемы обратного перемежения, соответствующей схеме перемежения, используемой в передатчике сигналов, тем самым производя оценку
Figure 00000005
={
Figure 00000006
0,
Figure 00000006
1, ...,
Figure 00000006
Nldpc-1} вектора метрики бита для U={μ0, μ1, ..., μNldpc-1}.
Постпроцессор 1740 генерирует оценку
Figure 00000007
={
Figure 00000008
0,
Figure 00000008
1, ...,
Figure 00000008
Kldpc-1,
Figure 00000009
0,
Figure 00000009
1, ...,
Figure 00000009
Nldpc-Kldpc-1} вектора метрики бита переданного LDPC-кодового слова Λ={i0, i1, ..., iKldpc-1, ρ0, ρ1, ..., ρNldpc-Kldpc-1} посредством обработки оценки вектора метрики бита
Figure 00000005
={
Figure 00000006
0,
Figure 00000006
1, ...,
Figure 00000006
Nldpc-1} с использованием схемы постобработки, соответствующей схеме предварительной обработки, используемой в препроцессоре передатчика сигналов, т.е., препроцессоре 220, проиллюстрированном на фиг.2. LDPC-декодер 1740 декодирует вектор
Figure 00000007
метрики бита посредством LDPC-декодирования, тем самым генерируя оценку
Figure 00000010
={
Figure 00000008
0,
Figure 00000008
1, ...,
Figure 00000008
Kldpc-1} вектора I={i0, i1, ..., iKldpc-1} информационного слова.
Фиг.18 является блок-схемой, иллюстрирующей блок 240 DEMUX, проиллюстрированный на фиг.2, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.18, блок 240 DEMUX включает в себя DEMUX 1811 и генератор 1813 сигнала выбора.
DEMUX 1811 генерирует Nsubstreams подпотоков из вектора V, принятого из перемежителя 230, с использованием сигналов выбора, принятых из генератора 1813 сигнала выбора. Генератор 1813 сигнала выбора определяет подпоток, которому должен быть назначен каждый бит вектора V, и затем выводит сигнал выбора посредством считывания значения, хранящегося в хранилище, например, памяти, или генерирования сигнала с использованием предварительно определенного правила. Вывод сигнала выбора из генератора 1813 сигнала выбора определяется согласно типу, длине кодового слова, кодовой скорости и схеме модуляции кода коррекции ошибок, используемой в данной системе. Сигнал выбора является важным фактором, который влияет на способность коррекции ошибок системы.
Фиг.19 является блок-схемой, иллюстрирующей блок 1720 MUX, проиллюстрированный на фиг.17, согласно варианту осуществления настоящего изобретения.
Ссылаясь на фиг.19, блок 1720 MUX включает в себя MUX 1911 и генератор 1913 сигнала выбора. MUX 1911 выводит оценку перемеженного кодового слова из Nsubstreams подпотоков с использованием сигналов выбора, принятых из генератора 1913 сигнала выбора. Генератор 1913 сигнала выбора определяет подпоток, из которого получен каждый бит оцененного перемеженного кодового слова. Генератор 1913 сигнала выбора выводит сигнал выбора посредством считывания значения, хранящегося в памяти, или генерирования сигнала с использованием предварительно определенного правила. Блок 1720 MUX выполняет мультиплексирование с использованием манеры, соответствующей демультиплексированию блока 240 DEMUX, как проиллюстрировано на фиг.2.
Как очевидно из описания выше, различные варианты осуществления настоящего изобретения могут минимизировать вероятность ошибок системы использующей LDPC-код, и таким образом, улучшить общую производительность системы посредством обеспечения возможности отображения битов LDPC-кодового слова в символы модуляции согласно используемой схеме модуляции.
Хотя настоящее изобретение было конкретно показано и описано со ссылкой на некоторые варианты его осуществления, специалистам в данной области техники будет понятно, что различные изменения в виде и деталях могут быть сделаны в нем без отступления от сущности и объема настоящего изобретения, как определено следующими пунктами формулы изобретения и их эквивалентами.

Claims (34)

1. Способ генерирования подпотоков передатчика сигналов, причем способ генерирования подпотоков содержит этапы, на которых:
записывают биты кодового слова с малой плотностью проверок на четность (LDPC) по столбцам;
считывают записанные биты LDPC-кодового слова по строкам; и
генерируют подпотоки посредством демультиплексирования считанных битов,
при этом, если 64-арная квадратурная амплитудная модуляция (64-QAM) используется в качестве схемы модуляции, и считанные биты с v0 по v11 назначаются 12 подпотокам с b0 по b11, генерирование подпотоков содержит назначение бита v0 биту b4, бита v1 биту b2, бита v2 биту b0, бита v3 биту b5, бита v4 биту b6, бита v5 биту b1, бита v6 биту b3, бита v7 биту b7, бита v8 биту b8, бита v9 биту b9, бита v10 биту b10 и бита v11 биту b11.
2. Способ генерирования подпотоков передатчика сигналов, причем способ генерирования подпотоков содержит этапы, на которых:
записывают биты кодового слова с малой плотностью проверок на четность (LDPC) по столбцам;
считывают записанные биты LDPC-кодового слова по строкам; и
генерируют подпотоки посредством демультиплексирования считанных битов,
при этом, если 64-арная квадратурная амплитудная модуляция (64-QAM) используется в качестве схемы модуляции, и считанные биты с v0 по v11 назначаются 12 подпотокам с b0 по b11, генерирование подпотоков содержит назначение бита v0 биту b4, бита v1 биту b0, бита v2 биту b1, бита v3 биту b6, бита v4 биту b2, бита v5 биту b3, бита v6 биту b5, бита v7 биту b8, бита v8 биту b7, бита v9 биту b10, бита v10 биту b9 и бита v11 биту b11.
3. Способ генерирования подпотоков передатчика сигналов, причем способ генерирования подпотоков содержит этапы, на которых:
записывают биты кодового слова с малой плотностью проверок на четность (LDPC) по столбцам;
считывают записанные биты LDPC-кодового слова по строкам; и
генерируют подпотоки посредством демультиплексирования считанных битов с использованием схемы демультиплексирования,
при этом, если 256-арная квадратурная амплитудная модуляция (256-QAM) используется в качестве схемы модуляции, и считанные биты с v0 по v7 назначаются 8 подпотокам с b0 по b7, генерирование подпотоков содержит назначение бита v0 биту b4, бита v1 биту b0, бита v2 биту b1, бита v3 биту b2, бита v4 биту b5, бита v5 биту b3, бита v6 биту b6 и бита v7 биту b7.
4. Способ генерирования подпотоков передатчика сигналов, причем способ генерирования подпотоков содержит этапы, на которых:
записывают биты кодового слова с малой плотностью проверок на четность (LDPC) по столбцам;
считывают записанные биты LDPC-кодового слова по строкам; и
генерируют подпотоки посредством демультиплексирования считанных битов с использованием схемы демультиплексирования,
при этом, если 256-арная квадратурная амплитудная модуляция (256-QAM) используется в качестве схемы модуляции, и считанные биты с v0 по v7 назначаются 8 подпотокам с b0 по b7, генерирование подпотоков содержит назначение бита v0 биту b4, бита v1 биту b0, бита v2 биту b5, бита v3 биту b1, бита v4 биту b2, бита v5 биту b3, бита v6 биту b6 и бита v7 биту b7.
5. Передатчик сигналов в системе, использующей код с малой плотностью проверок на четность (LDPC), адаптированный для выполнения способа по одному из пп. 1 - 4.
6. Способ работы приемника сигналов, при этом способ работы содержит этапы, на которых:
генерируют обработанные биты посредством обработки подпотоков, которые сгенерированы на основе битов кодового слова с малой плотностью проверок на четность (LDPC),
при этом, если 64-арная квадратурная амплитудная модуляция (64-QAM) используется в качестве схемы модуляции, в передатчике сигналов и 12 подпотоков с b0 по b11 назначаются обработанным битам с v0 по v11, обработка подпотоков содержит назначение бита b0 биту v2, бита b1 биту v5, бита b2 биту v1, бита b3 биту v6, бита b4 биту v0, бита b5 биту v3, бита b6 биту v4, бита b7 биту v7, бита b8 биту v8, бита b9 биту v9, бита b10 биту v10, и бита b11 биту v11.
7. Способ работы приемника сигналов, при этом способ работы содержит этапы, на которых:
генерируют обработанные биты посредством обработки подпотоков, которые сгенерированы на основе битов кодового слова с малой плотностью проверок на четность (LDPC),
при этом, если 64-арная квадратурная амплитудная модуляция (64-QAM) используется в качестве схемы модуляции в передатчике сигналов и 12 подпотоков с b0 по b11 назначаются обработанным битам с v0 по v11, обработка подпотоков содержит назначение бита b0 биту v1, бита b1 биту v2, бита b2 биту v4, бита b3 биту v5, бита b4 биту v0, бита b5 биту v6, бита b6 биту v3, бита b7 биту v8, бита b8 биту v7, бита b9 биту v10, бита b10 биту v9 и бита b11 биту v11.
8. Способ работы приемника сигналов, при этом способ работы содержит этапы, на которых:
генерируют обработанные биты посредством обработки подпотоков, которые сгенерированы на основе битов кодового слова с малой плотностью проверок на четность (LDPC),
при этом, если 256-арная квадратурная амплитудная модуляция (256-QAM) используется в качестве схемы модуляции, в передатчике и 8 подпотоков с b0 по b8 назначаются обработанным битам с v0 по v8, обработка подпотоков содержит назначение бита b0 биту v1, бита b1 биту v2, бита b2 биту v3, бита b3 биту v5, бита b4 биту v0, бита b5 биту v4, бита b6 биту v6 и бита b7 биту v7.
9. Способ работы приемника сигналов, при этом способ работы содержит этапы, на которых:
генерируют обработанные биты посредством обработки подпотоков, которые сгенерированы на основе битов кодового слова с малой плотностью проверок на четность (LDPC),
при этом, если 256-арная квадратурная амплитудная модуляция (256-QAM) используется в качестве схемы модуляции, в передатчике сигналов и 8 подпотоков с b0 по b8 назначаются обработанным битам с v0 по v8, обработка подпотоков содержит назначение бита b0 биту v1, бита b1 биту v3, бита b2 биту v4, бита b3 биту v5, бита b4 биту v0, бита b5 биту v2, бита b6 биту v6 и бита b7 биту v7.
10. Приемник сигналов в системе, использующей код с малой плотностью проверок на четность (LDPC), адаптированный для выполнения способа по одному из пп. 6 - 9.
RU2016106337A 2011-03-30 2016-02-25 Устройство и способ для отображения и обратного отображения сигналов в системе связи с использованием кода с малой плотностью проверок на четность RU2701085C2 (ru)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
KR10-2011-0029128 2011-03-30
KR20110029128 2011-03-30
KR20110034481 2011-04-13
KR10-2011-0034481 2011-04-13
KR20110037531 2011-04-21
KR10-2011-0037531 2011-04-21
KR1020110141033A KR101865068B1 (ko) 2011-03-30 2011-12-23 저밀도 패리티 검사 부호를 사용하는 시스템에서 신호 맵핑/디맵핑 장치 및 방법
KR10-2011-0141033 2011-12-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
RU2013148102/08A Division RU2580085C2 (ru) 2011-03-30 2012-03-28 Устройство и способ для отображения и обратного отображения сигналов в системе связи с использованием кода с малой плотностью проверок на четность

Publications (3)

Publication Number Publication Date
RU2016106337A RU2016106337A (ru) 2017-08-30
RU2016106337A3 RU2016106337A3 (ru) 2019-07-17
RU2701085C2 true RU2701085C2 (ru) 2019-09-24

Family

ID=47282477

Family Applications (2)

Application Number Title Priority Date Filing Date
RU2013148102/08A RU2580085C2 (ru) 2011-03-30 2012-03-28 Устройство и способ для отображения и обратного отображения сигналов в системе связи с использованием кода с малой плотностью проверок на четность
RU2016106337A RU2701085C2 (ru) 2011-03-30 2016-02-25 Устройство и способ для отображения и обратного отображения сигналов в системе связи с использованием кода с малой плотностью проверок на четность

Family Applications Before (1)

Application Number Title Priority Date Filing Date
RU2013148102/08A RU2580085C2 (ru) 2011-03-30 2012-03-28 Устройство и способ для отображения и обратного отображения сигналов в системе связи с использованием кода с малой плотностью проверок на четность

Country Status (6)

Country Link
JP (1) JP5937194B2 (ru)
KR (1) KR101865068B1 (ru)
CN (1) CN103460607B (ru)
AU (1) AU2012237118B2 (ru)
RU (2) RU2580085C2 (ru)
TW (1) TWI528731B (ru)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10425110B2 (en) 2014-02-19 2019-09-24 Samsung Electronics Co., Ltd. Transmitting apparatus and interleaving method thereof
CN111245442B (zh) * 2014-03-19 2023-06-30 三星电子株式会社 发送设备及其交织方法
KR101775704B1 (ko) * 2014-05-21 2017-09-19 삼성전자주식회사 송신 장치 및 그의 인터리빙 방법
US20160204804A1 (en) * 2015-01-13 2016-07-14 Sony Corporation Data processing apparatus and method
CN112751796B (zh) * 2019-10-31 2022-06-14 华为技术有限公司 一种参考信号序列映射、解映射的方法及装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040252725A1 (en) * 2003-06-13 2004-12-16 Feng-Wen Sun Framing structure for digital broadcasting and interactive services
US20050050435A1 (en) * 2003-08-26 2005-03-03 Samsung Electronics Co., Ltd. Apparatus and method for coding/decoding block low density parity check code in a mobile communication system
US20050149840A1 (en) * 2003-12-22 2005-07-07 Lee Sang-Hyun Apparatus for encoding and decoding of low-density parity-check codes, and method thereof
RU2308803C2 (ru) * 2003-10-14 2007-10-20 Самсунг Электроникс Ко., Лтд. Способ кодирования кода разреженного контроля четности
RU2310274C1 (ru) * 2003-11-14 2007-11-10 Самсунг Электроникс Ко., Лтд. Устройство и способ кодирования/декодирования канала с использованием параллельного каскадного кода проверки на четность с низкой плотностью
US20080270877A1 (en) * 2004-07-27 2008-10-30 Min Seok Oh Method of Encoding and Decoding Using Low Density Parity Check Code
EP2093886A2 (en) * 2008-02-11 2009-08-26 Samsung Electronics Co., Ltd. Method and apparatus for channel encoding and decoding in a communication system using low-density parity-check codes
WO2009110722A2 (en) * 2008-03-03 2009-09-11 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding and decoding in communication system using low-density parity-check codes
EP2178214A1 (en) * 2008-10-16 2010-04-21 Thomson Licensing Method and apparatus for algebraic erasure decoding

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101009534A (zh) * 2007-02-01 2007-08-01 中兴通讯股份有限公司 一种多输入多输出系统的发射方法及系统
EP2195988B1 (en) * 2007-11-14 2012-01-25 LG Electronics Inc. Method and system for transmitting and receiving signals
KR20090063184A (ko) * 2007-12-12 2009-06-17 엘지전자 주식회사 신호 송수신 방법 및 신호 송수신 장치
EP2248265B1 (en) * 2008-03-03 2015-05-27 RAI RADIOTELEVISIONE ITALIANA S.p.A. Bit permutation patterns for ldpc coded modulation and qam constellations
JP4888734B2 (ja) * 2008-07-07 2012-02-29 ソニー株式会社 データ処理装置、及びデータ処理方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040252725A1 (en) * 2003-06-13 2004-12-16 Feng-Wen Sun Framing structure for digital broadcasting and interactive services
US20050050435A1 (en) * 2003-08-26 2005-03-03 Samsung Electronics Co., Ltd. Apparatus and method for coding/decoding block low density parity check code in a mobile communication system
RU2308803C2 (ru) * 2003-10-14 2007-10-20 Самсунг Электроникс Ко., Лтд. Способ кодирования кода разреженного контроля четности
RU2310274C1 (ru) * 2003-11-14 2007-11-10 Самсунг Электроникс Ко., Лтд. Устройство и способ кодирования/декодирования канала с использованием параллельного каскадного кода проверки на четность с низкой плотностью
US20050149840A1 (en) * 2003-12-22 2005-07-07 Lee Sang-Hyun Apparatus for encoding and decoding of low-density parity-check codes, and method thereof
US20080270877A1 (en) * 2004-07-27 2008-10-30 Min Seok Oh Method of Encoding and Decoding Using Low Density Parity Check Code
EP2093886A2 (en) * 2008-02-11 2009-08-26 Samsung Electronics Co., Ltd. Method and apparatus for channel encoding and decoding in a communication system using low-density parity-check codes
WO2009110722A2 (en) * 2008-03-03 2009-09-11 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding and decoding in communication system using low-density parity-check codes
EP2178214A1 (en) * 2008-10-16 2010-04-21 Thomson Licensing Method and apparatus for algebraic erasure decoding

Also Published As

Publication number Publication date
CN103460607B (zh) 2016-10-12
TW201246801A (en) 2012-11-16
KR101865068B1 (ko) 2018-06-08
RU2016106337A3 (ru) 2019-07-17
RU2580085C2 (ru) 2016-04-10
AU2012237118A1 (en) 2013-09-19
RU2016106337A (ru) 2017-08-30
CN103460607A (zh) 2013-12-18
AU2012237118B2 (en) 2016-02-25
JP5937194B2 (ja) 2016-06-22
KR20120111903A (ko) 2012-10-11
JP2014513889A (ja) 2014-06-05
TWI528731B (zh) 2016-04-01
RU2013148102A (ru) 2015-05-10

Similar Documents

Publication Publication Date Title
RU2701085C2 (ru) Устройство и способ для отображения и обратного отображения сигналов в системе связи с использованием кода с малой плотностью проверок на четность
CN110932735B (zh) 发送设备及其交织方法
US9537509B2 (en) Transmitting apparatus and interleaving method thereof
KR101435681B1 (ko) 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서데이터 송수신 장치 및 방법
US8837618B2 (en) Transmission processing method, transmitter, reception processing method, and receiver
JP4788650B2 (ja) Ｌｄｐｃ復号装置およびその復号方法、並びにプログラム
Mahdavifar et al. On the construction and decoding of concatenated polar codes
US9450704B2 (en) Transmitting apparatus, interleaving method thereof, receiving apparatus, and deinterleaving method thereof
CN111183590B (zh) 用于比特交织编码调制的列行交织
US20150039963A1 (en) Encoding and decoding using constrained interleaving
KR102567916B1 (ko) 송신 장치 및 그의 신호 처리 방법
US20150012804A1 (en) Transmitting apparatus, encoding method thereof, receiving apparatus, and decoding method thereof
US7512863B2 (en) Turbo code interleaver for low frame error rate
US8689075B2 (en) Apparatus and method for mapping and demapping signals in a communication system using a low density parity check code
Arshad et al. Implementation and analysis of convolutional codes using MATLAB
Kahraman et al. Multiple folding for successive cancelation decoding of polar codes
WO2003017500A1 (en) Coded modulation scheme for a wireless communication system and methods thereof
Zhilin et al. Generalized error locating codes with soft decoding of inner codes
Kobozeva et al. Investigation of signal-code structures based on 3D error-locating codes
JP2008154223A (ja) Ｍｉｍｏ受信装置
CN111628849B (zh) Ldpc码字的交织映射方法及解交织解映射方法
KR101426558B1 (ko) 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서데이터 송수신 장치 및 방법
Cerato et al. Decoding the golden space-time trellis coded modulation
KR102202385B1 (ko) 송신 장치 및 그의 신호 처리 방법
Mathew et al. On Trellis Structure of Error Correction Coding