RU2165099C2 - Spline interpolator - Google Patents

Spline interpolator Download PDF

Info

Publication number
RU2165099C2
RU2165099C2 RU99112751A RU99112751A RU2165099C2 RU 2165099 C2 RU2165099 C2 RU 2165099C2 RU 99112751 A RU99112751 A RU 99112751A RU 99112751 A RU99112751 A RU 99112751A RU 2165099 C2 RU2165099 C2 RU 2165099C2
Authority
RU
Russia
Prior art keywords
inputs
group
outputs
spline
multiplier
Prior art date
Application number
RU99112751A
Other languages
Russian (ru)
Other versions
RU99112751A (en
Inventor
С.Н. Агиевич
В.Б. Колесников
С.Р. Малышев
В.А. Подымов
П.Л. Смирнов
Original Assignee
Военный университет связи
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Военный университет связи filed Critical Военный университет связи
Priority to RU99112751A priority Critical patent/RU2165099C2/en
Application granted granted Critical
Publication of RU2165099C2 publication Critical patent/RU2165099C2/en
Publication of RU99112751A publication Critical patent/RU99112751A/en

Links

Images

Landscapes

  • Complex Calculations (AREA)

Abstract

FIELD: computer engineering. SUBSTANCE: device that may be used in computer-aided management systems for reproducing nonlinear functions of one variable has memory units, control unit, multipliers, spline parameter shaping unit, spline factor shaping unit, adder, and register. EFFECT: improved accuracy. 2 dwg

Description

Изобретение относится к автоматике и вычислительной технике, в частности к полиномиальным и сплайн-интерполяторам, и может быть использовано в автоматических системах управления для воспроизведения нелинейных зависимостей одной переменной. The invention relates to automation and computer engineering, in particular to polynomial and spline interpolators, and can be used in automatic control systems for reproducing nonlinear dependencies of one variable.

Известные устройства (АС СССР N 1405074 G 06 F 15/353 от 27.10.1986, АС СССР N 1686461 G 06 F 15/353 от 13.02.1989, Патент РФ N 2127901 G 06 F 17/17 от 20.03.99 г., Бюл. N 8) позволяют воспроизводить широкий класс функциональных зависимостей, но обладают низкой точностью. Known devices (USSR AS N 1405074 G 06 F 15/353 of 10/27/1986, USSR AS N 1686461 G 06 F 15/353 of 02/13/1989, RF Patent N 2127901 G 06 F 17/17 of 03/20/99, Bull. N 8) allow you to reproduce a wide class of functional dependencies, but have low accuracy.

Наиболее близким к заявляемому устройству по своей технической сущности является "Сплайн-интерполятор" (Патент РФ N 2127901 G 06 F 17/17 от 20.03.99 г.), выбранный в качестве устройства-прототипа. Closest to the claimed device in its technical essence is the "Spline interpolator" (RF Patent N 2127901 G 06 F 17/17 of 03.20.99), selected as a prototype device.

Устройство-прототип содержит первый и второй блоки памяти, счетчик, блок управления, первый, второй, третий, четвертый пятый и шестой умножители, сумматор, регистр, блок формирования коэффициентов сплайна и блок формирования параметров сплайна, причем информационные входы счетчика и адресные входы первого блока памяти объединены и соединены с первой установочной шиной сплайн-интерполятора, а выходы счетчика соединены с третьей группой входов блока управления, первый вход которого является тактовой шиной сплайн-интерполятора, второй вход - шиной запуска сплайн-интерполятора, десятый выход соединен с управляющим входом регистра и вычитающим входом счетчика, а восьмой выход блока управления соединен со входом управления второго блока памяти, первая, вторая, третья и четвертая группы выходов которого соединены соответственно с первыми входами первого, второго, третьего и четвертого умножителей, выходы которых соединены соответственно с первой, второй, третьей и четвертой группами информационных входов сумматора, выходы которого соединены с информационными входами регистра, выходы которого являются выходами сплайн-интерполятора, первый вход блока формирования коэффициентов сплайна соединен с девятым выходом блока управления, четвертая, пятая, шестая и седьмая группы входов блока управления соответственно являются второй, третьей, четвертой и пятой установочными шинами сплайн-интерполятора, одиннадцатый выход блока управления соединен с шестым входом блока формирования параметров сплайна и входом управления сумматора, пятая и шестая группы информационных входов сумматора соединены соответственно с выходами пятого и шестого умножителей, первые группы входов пятого и шестого умножителей соединены соответственно с пятой и шестой группой выходов второго блока памяти, информационные входы второго блока памяти соединены с девятой группой выходов блока формирования коэффициентов сплайна, вторая, третья, четвертая, шестая, седьмая и восьмая группы входов блока формирования коэффициентов сплайна соответственно являются шестой, седьмой, восьмой, девятой, десятой и одиннадцатой установочными шинами сплайн-интерполятора, пятая группа входов блока формирования коэффициентов сплайна представляет собой информационную шину сплайн-интерполятора, двенадцатая установочная шина сплайн-интерполятора соединена с первой группой входов блока формирования параметров сплайна, вторая и третья группы входов блока формирования параметров сплайна соответственно являются тринадцатой и четырнадцатой установочными шинами сплайн-интерполятора, четвертая группа входов блока формирования параметров сплайна соединена с выходами первого блока памяти, а пятая группа входов - с выходами счетчика, управляющий вход счетчика объединен со вторым входом блока управления и одновременно является шиной запуска сплайн-интерполятора, седьмая, восьмая, девятая, десятая, одиннадцатая и двенадцатая группы выходов блока формирования параметров сплайна соединены со вторыми группами входов соответственно шестого, пятого, четвертого, третьего, второго и первого умножителей. The prototype device contains the first and second memory blocks, a counter, a control unit, the first, second, third, fourth fifth and sixth multipliers, an adder, a register, a unit for generating spline coefficients and a unit for generating spline parameters, moreover, the information inputs of the counter and address inputs of the first unit memory are combined and connected to the first installation bus of the spline interpolator, and the outputs of the counter are connected to the third group of inputs of the control unit, the first input of which is the clock bus of the spline interpolator, the second input d is the trigger bus of the spline interpolator, the tenth output is connected to the control input of the register and the subtracting input of the counter, and the eighth output of the control unit is connected to the control input of the second memory block, the first, second, third and fourth groups of outputs of which are connected respectively to the first inputs of the first, the second, third and fourth multipliers, the outputs of which are connected respectively to the first, second, third and fourth groups of information inputs of the adder, the outputs of which are connected to the information inputs of the reg tra, the outputs of which are the outputs of the spline interpolator, the first input of the spline coefficient generating unit is connected to the ninth output of the control unit, the fourth, fifth, sixth, and seventh groups of inputs of the control unit are the second, third, fourth, and fifth installation buses of the spline interpolator, eleventh the output of the control unit is connected to the sixth input of the spline parameter forming unit and the adder control input, the fifth and sixth groups of information inputs of the adder are connected respectively with the outputs of the fifth and sixth multipliers, the first groups of inputs of the fifth and sixth multipliers are connected respectively to the fifth and sixth group of outputs of the second memory block, the information inputs of the second memory block are connected to the ninth group of outputs of the block forming the spline coefficients, second, third, fourth, sixth, seventh and the eighth group of inputs of the block forming the spline coefficients, respectively, are the sixth, seventh, eighth, ninth, tenth and eleventh installation tires of the spline interpolator, the fifth group of inputs The spline interpolator information bus is the data bus of the spline interpolator, the twelfth installation bus of the spline interpolator is connected to the first group of inputs of the spline parameter formation block, the second and third groups of inputs of the spline parameter formation block are respectively the thirteenth and fourteenth spline interpolator alignment buses, the fourth the group of inputs of the spline parameter forming unit is connected to the outputs of the first memory block, and the fifth group of inputs is connected to the outputs the counter control input of the counter is combined with the second input of the control unit and at the same time is the spline interpolator start bus, the seventh, eighth, ninth, tenth, eleventh and twelfth output groups of the spline parameter forming unit are connected to the second input groups of the sixth, fifth, fourth, third , second and first multipliers.

Известное техническое решение обладает недостаточной точностью интерполяции. Known technical solution has insufficient accuracy of interpolation.

При интерполяции функций, имеющих непрерывную седьмую производную (f(x) ∈ C7, в данном устройстве не полностью учитывается информация об интерполируемой функции, вследствие чего прототип не обеспечивает необходимой точности.When interpolating functions having a continuous seventh derivative (f (x) ∈ C 7 , the information about the interpolated function is not fully taken into account in this device, as a result of which the prototype does not provide the necessary accuracy.

Целью изобретения является разработка устройства, обеспечивающего более высокую точность интерполяции функций, имеющих непрерывную седьмую производную (f(x) ∈ C7).The aim of the invention is to develop a device that provides higher accuracy of interpolation of functions having a continuous seventh derivative (f (x) ∈ C 7 ).

Поставленная цель достигается тем, что в известный сплайн-интерполятор, содержащий первый и второй блоки памяти, счетчик, блок управления, первый, второй, третий, четвертый, пятый и шестой умножители, блок формирования параметров сплайна, блок формирования коэффициентов сплайна, сумматор и регистр, причем информационные входы счетчика и адресные входы первого блока памяти объединены и соединены с первой установочной шиной сплайн-интерполятора, а выходы счетчика соединены с пятой группой входов блока формирования параметров сплайна и третьей группой входов блока управления, первый вход которого является тактовой шиной сплайн-интерполятора, второй вход является шиной запуска сплайн-интерполятора и одновременно соединен с вычитающим входом счетчика, четвертая группа входов является второй установочной шиной сплайн-интерполятора, пятая группа входов - третьей установочной шиной сплайн-интерполятора, шестая группа входов - четвертой установочной шиной сплайн-интерполятора, седьмая группа входов блока управления является пятой установочной шиной сплайн-интерполятора, а девятый выход соединен с первым входом блока формирования коэффициентов сплайна, вторая, третья, четвертая, шестая, седьмая и восьмая группы входов которого являются соответственно шестой, седьмой, восьмой, девятой, десятой и одиннадцатой установочными шинами сплайн-интерполятора, пятая группа входов является информационной шиной сплайн-интерполятора, а девятая группа выходов соединена с адресными входами второго блока памяти, первая, вторая, третья, четвертая, пятая и шестая группы выходов которого соединены со вторыми группами входов соответственно первого, второго, третьего, четвертого, пятого и шестого умножителей, а вход управления соединен с восьмым выходом блока управления, десятый выход которого соединен со входами управления счетчика и регистра, а одиннадцатый выход соединен со входом управления сумматора и шестым входом блока формирования параметров сплайна, первая, вторая и третья группы входов которого являются соответственно двенадцатой, тринадцатой и четырнадцатой установочными шинами сплайн-интерполятора, четвертая группа входов соединена с выходами первого блока памяти, а седьмая, восьмая, девятая, десятая, одиннадцатая и двенадцатая группы выходов соединены с первыми группами входов соответственно первого, второго, третьего, четвертого, пятого и шестого умножителей, выходы которых соединены соответственно с первой, второй, третьей, четвертой, пятой и шестой группами информационных входов сумматора, выходы которого соединены с информационными входами регистра, выходы которого являются выходной шиной сплайн-интерполятора, причем блок формирования коэффициентов сплайна содержит первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый умножители, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый и пятнадцатый элементы задержки, первый, второй, третий и четвертый сумматоры и блок вычитания. Первая группа входов первого умножителя объединена с первыми группами входов второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого умножителей, информационными входами первого, третьего, шестого, одиннадцатого и тринадцатого элементов задержки, первыми группами информационных входов второго и третьего сумматоров и одновременно являются пятой группой входов блока формирования коэффициентов сплайна и информационной шиной сплайн-интерполятора. Вторая группа входов первого умножителя является второй группой входов блока формирования коэффициентов сплайна и одновременно шестой установочной шиной сплайн-интерполятора. Выходы первого умножителя соединены с информационными входами второго элемента задержки. Выходы второго элемента задержки соединены со второй группой информационных входов первого сумматора. Первая группа информационных входов первого сумматора соединена с выходами первого элемента задержки. Третья группа информационных входов первого сумматора соединена с выходами третьего элемента задержки. Выходы первого сумматора соединены с первой группой входов десятого умножителя. Вторая группа входов десятого умножителя соединена с третьей группой входов блока формирования коэффициентов сплайна и одновременно является седьмой установочной шиной сплайн-интерполятора. Выходы десятого умножителя соединены с информационными входами двенадцатого элемента задержки, выходы двенадцатого элемента задержки соединены с первой группой информационных входов четвертого сумматора. Вторая группа информационных входов четвертого сумматора соединена с выходами тринадцатого элемента задержки. Третья группа информационных входов четвертого сумматора соединена с выходами четырнадцатого элемента задержки. Информационные входы четырнадцатого элемента задержки соединены с выходами одиннадцатого умножителя. Вторая группа входов одиннадцатого умножителя соединена с седьмой группой входов блока формирования коэффициентов сплайна и одновременно является десятой установочной шиной сплайн-интерполятора. Первая группа входов одиннадцатого умножителя соединена с выходами второго сумматора, вторая группа информационных входов второго сумматора соединена с выходами второго умножителя. Третья группа информационных входов второго сумматора соединена с выходами четвертого элемента задержки. Информационные входы четвертого элемента задержки соединены с выходами третьего умножителя, вторая группа информационных входов третьего умножителя соединена с четвертой группой входов блока формирования коэффициентов сплайна и одновременно является восьмой установочной шиной сплайн-интерполятора. Четвертая группа информационных входов второго сумматора соединена с выходами пятого элемента задержки. Информационные входы пятого элемента задержки соединены в выходами четвертого умножителя, вторая группа входов четвертого умножителя объединена со второй группой входов второго умножителя и соединена с шестой группой входов блока формирования коэффициентов сплайна и девятой установочной шиной сплайн-интерполятора. Пятая группа информационных входов второго сумматора соединена с выходами шестого элемента задержки. Вторая группа входов пятого умножителя объединена со второй группой входов девятого умножителя и соединена с десятой группой входов блока формирования коэффициентов сплайна и пятнадцатой установочной шиной сплайн-интерполятора. Выходы пятого умножителя соединены со второй группой информационных входов третьего сумматора. Третья группа информационных входов третьего сумматора соединена с выходами седьмого элемента задержки. Информационные входы седьмого элемента задержки соединены с выходами шестого умножителя. Вторая группа входов шестого умножителя объединена со второй группой входов восьмого умножителя и соединена с одиннадцатой группой входов блока формирования коэффициентов сплайна и шестнадцатой установочной шиной сплайн- интерполятора. Четвертая группа информационных входов третьего сумматора соединена с выходами восьмого элемента задержки. Информационные входы восьмого элемента задержки соединены с выходами седьмого умножителя. Вторая группа входов седьмого умножителя соединена с двенадцатой группой входов блока формирования коэффициентов сплайна и одновременно является семнадцатой установочной шиной сплайн-интерполятора. Пятая группа информационных входов третьего сумматора соединена с выходами девятого элемента задержки. Информационные входы девятого элемента задержки соединены с выходами восьмого умножителя. Шестая группа информационных входов третьего сумматора соединена с выходами десятого элемента задержки. Информационные входы десятого элемента задержки соединены с выходами девятого умножителя. Седьмая группа информационных входов третьего сумматора, соединена с выходами одиннадцатого элемента задержки. Выходы третьего сумматора соединены с первой группой входов двенадцатого умножителя, вторая группа входов двенадцатого умножителя соединена с тринадцатой группой входов блока формирования коэффициентов сплайна и одновременно является восемнадцатой установочной шиной сплайн-интерполятора, выходы двенадцатого умножителя соединены с группой входов вычитаемого блока вычитания. Группа входов уменьшаемого блока вычитания соединена с выходами пятнадцатого элемента задержки. Информационные входы пятнадцатого элемента задержки соединены с выходами четвертого сумматора, вход управления четвертого сумматора объединен с первым входом блока формирования коэффициентов сплайна и соединен со входами управления первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого и пятнадцатого элементов задержки, первого, второго, третьего, четвертого сумматоров и блока вычитания. Выходы блока вычитания соединены с первой группой входов тринадцатого умножителя. Вторая группа входов тринадцатого умножителя соединена с восьмой группой входов блока формирования коэффициентов сплайна и одновременно является одиннадцатой установочной шиной сплайн-интерполятора. Выходы тринадцатого умножителя соединены с девятой группой выходов блока формирования коэффициентов сплайна. This goal is achieved by the fact that in the well-known spline interpolator containing the first and second memory blocks, a counter, a control unit, first, second, third, fourth, fifth, and sixth multipliers, a spline parameter generating unit, a spline coefficient generating unit, an adder and a register moreover, the information inputs of the counter and the address inputs of the first memory block are combined and connected to the first installation bus of the spline interpolator, and the outputs of the counter are connected to the fifth group of inputs of the block forming the spline and tr parameters the third group of inputs of the control unit, the first input of which is the clock bus of the spline interpolator, the second input is the start bus of the spline interpolator and is simultaneously connected to the subtracting input of the counter, the fourth group of inputs is the second installation bus of the spline interpolator, the fifth group of inputs is the third installation bus spline interpolator, the sixth group of inputs is the fourth installation bus of the spline interpolator, the seventh group of inputs of the control unit is the fifth installation bus of the spline interpolator, the ninth output is connected to the first input of the spline coefficient generating unit, the second, third, fourth, sixth, seventh and eighth groups of inputs of which are the sixth, seventh, eighth, ninth, tenth and eleventh installation buses of the spline interpolator, the fifth group of inputs is an information bus a spline interpolator, and the ninth group of outputs is connected to the address inputs of the second memory block, the first, second, third, fourth, fifth and sixth groups of outputs are connected to the second groups of inputs respectively, the first, second, third, fourth, fifth and sixth multipliers, and the control input is connected to the eighth output of the control unit, the tenth output of which is connected to the control inputs of the counter and register, and the eleventh output is connected to the control input of the adder and the sixth input of the parameter forming unit a spline, the first, second and third groups of inputs of which are respectively the twelfth, thirteenth and fourteenth installation buses of the spline interpolator, the fourth group of inputs is connected to the output and the first memory block, and the seventh, eighth, ninth, tenth, eleventh and twelfth output groups are connected to the first input groups of the first, second, third, fourth, fifth, and sixth multipliers respectively, the outputs of which are connected respectively to the first, second, third, fourth , the fifth and sixth groups of information inputs of the adder, the outputs of which are connected to the information inputs of the register, the outputs of which are the output bus of the spline interpolator, and the block forming the spline coefficients contains first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth, eleventh, twelfth and thirteenth multipliers, first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth, eleventh, twelfth , thirteenth, fourteenth and fifteenth delay elements, first, second, third and fourth adders and a subtraction unit. The first group of inputs of the first multiplier is combined with the first groups of inputs of the second, third, fourth, fifth, sixth, seventh, eighth and ninth multipliers, information inputs of the first, third, sixth, eleventh and thirteenth delay elements, the first groups of information inputs of the second and third adders and at the same time they are the fifth group of inputs of the block forming the spline coefficients and the information bus of the spline interpolator. The second group of inputs of the first multiplier is the second group of inputs of the block forming the spline coefficients and at the same time the sixth mounting bus of the spline interpolator. The outputs of the first multiplier are connected to the information inputs of the second delay element. The outputs of the second delay element are connected to the second group of information inputs of the first adder. The first group of information inputs of the first adder is connected to the outputs of the first delay element. The third group of information inputs of the first adder is connected to the outputs of the third delay element. The outputs of the first adder are connected to the first group of inputs of the tenth multiplier. The second group of inputs of the tenth multiplier is connected to the third group of inputs of the block forming the spline coefficients and at the same time is the seventh installation bus of the spline interpolator. The outputs of the tenth multiplier are connected to the information inputs of the twelfth delay element, the outputs of the twelfth delay element are connected to the first group of information inputs of the fourth adder. The second group of information inputs of the fourth adder is connected to the outputs of the thirteenth delay element. The third group of information inputs of the fourth adder is connected to the outputs of the fourteenth delay element. The information inputs of the fourteenth delay element are connected to the outputs of the eleventh multiplier. The second group of inputs of the eleventh multiplier is connected to the seventh group of inputs of the block forming the spline coefficients and at the same time is the tenth installation bus of the spline interpolator. The first group of inputs of the eleventh multiplier is connected to the outputs of the second adder, the second group of information inputs of the second adder is connected to the outputs of the second multiplier. The third group of information inputs of the second adder is connected to the outputs of the fourth delay element. The information inputs of the fourth delay element are connected to the outputs of the third multiplier, the second group of information inputs of the third multiplier is connected to the fourth group of inputs of the spline coefficient generation unit and at the same time is the eighth installation bus of the spline interpolator. The fourth group of information inputs of the second adder is connected to the outputs of the fifth delay element. The information inputs of the fifth delay element are connected to the outputs of the fourth multiplier, the second group of inputs of the fourth multiplier is combined with the second group of inputs of the second multiplier and connected to the sixth group of inputs of the block forming the spline coefficients and the ninth installation bus of the spline interpolator. The fifth group of information inputs of the second adder is connected to the outputs of the sixth delay element. The second group of inputs of the fifth multiplier is combined with the second group of inputs of the ninth multiplier and connected to the tenth group of inputs of the block forming the spline coefficients and the fifteenth installation bus of the spline interpolator. The outputs of the fifth multiplier are connected to the second group of information inputs of the third adder. The third group of information inputs of the third adder is connected to the outputs of the seventh delay element. The information inputs of the seventh delay element are connected to the outputs of the sixth multiplier. The second group of inputs of the sixth multiplier is combined with the second group of inputs of the eighth multiplier and connected to the eleventh group of inputs of the block forming the spline coefficients and the sixteenth installation bus of the spline interpolator. The fourth group of information inputs of the third adder is connected to the outputs of the eighth delay element. The information inputs of the eighth delay element are connected to the outputs of the seventh multiplier. The second group of inputs of the seventh multiplier is connected to the twelfth group of inputs of the block forming the spline coefficients and at the same time is the seventeenth installation bus of the spline interpolator. The fifth group of information inputs of the third adder is connected to the outputs of the ninth delay element. The information inputs of the ninth delay element are connected to the outputs of the eighth multiplier. The sixth group of information inputs of the third adder is connected to the outputs of the tenth delay element. The information inputs of the tenth delay element are connected to the outputs of the ninth multiplier. The seventh group of information inputs of the third adder is connected to the outputs of the eleventh delay element. The outputs of the third adder are connected to the first group of inputs of the twelfth multiplier, the second group of inputs of the twelfth multiplier is connected to the thirteenth group of inputs of the spline coefficient generating unit and at the same time is the eighteenth installation bus of the spline interpolator, the outputs of the twelfth multiplier are connected to the group of inputs of the subtracted subtraction block. The group of inputs of the reduced block of subtraction is connected to the outputs of the fifteenth delay element. The information inputs of the fifteenth delay element are connected to the outputs of the fourth adder, the control input of the fourth adder is combined with the first input of the spline coefficient generation unit and connected to the control inputs of the first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth, eleventh, the twelfth, thirteenth, fourteenth and fifteenth delay elements, the first, second, third, fourth adders and the subtraction block. The outputs of the subtraction block are connected to the first group of inputs of the thirteenth multiplier. The second group of inputs of the thirteenth multiplier is connected to the eighth group of inputs of the block forming the spline coefficients and at the same time is the eleventh installation bus of the spline interpolator. The outputs of the thirteenth multiplier are connected to the ninth group of outputs of the block forming the spline coefficients.

Перечисленная новая совокупность существенных признаков заявленного устройства обеспечивает более высокую точность при интерполяции функций, имеющих непрерывную седьмую производную (f(X) ∈ C7). Это достигается тем, что шаблон сплайна выбирается таким образом, чтобы обеспечить оптимальные условия интерполяции и получить тем самым квазиинтерполяцию. То есть интерполяцию, близкую к интерполяции глобальными сплайнами, для построения которых используется несравненно больший объем дискретных отсчетов функции.The listed new set of essential features of the claimed device provides higher accuracy in the interpolation of functions having a continuous seventh derivative (f (X) ∈ C 7 ). This is achieved by the fact that the spline pattern is selected in such a way as to provide optimal interpolation conditions and thereby obtain quasi-interpolation. That is, interpolation close to interpolation by global splines, for the construction of which an incomparably larger amount of discrete samples of the function is used.

Заявленное устройство поясняется чертежами, на которых:
на фиг. 1 приведена структурная схема заявленного устройства;
на фиг. 2 представлена структурная схема блока формирования коэффициентов сплайна.The claimed device is illustrated by drawings, in which:
in FIG. 1 shows a structural diagram of the claimed device;
in FIG. 2 is a structural diagram of a block for generating spline coefficients.

Сплайн-интерполятор, показанный на фиг. 1, состоит из первого 1 и второго 6 блоков памяти, счетчика 2, блока управления 3, блока формирования коэффициентов сплайна 4, блока формирования параметров сплайна 5, первого 7, второго 8, третьего 9, четвертого 10, пятого 11 и шестого 12 умножителей, сумматора 13 и регистра 14. Информационные входы счетчика 2 и адресные входы первого блока памяти 1 объединены и соединены с первой установочной шиной 15 сплайн-интерполятора. Выходы счетчика 2 соединены с пятой группой входов блока формирования параметров сплайна 5 и третьей группой входов блока управления 3. Первый вход блока управления 3 является тактовой шиной 17 сплайн-интерполятора. Второй вход блока управления 3 является шиной запуска 18 сплайн-интерполятора и одновременно соединен с вычитающим входом счетчика 2. Четвертая группа входов блока управления 3 является второй установочной шиной 16 сплайн-интерполятора. Пятая группа входов блока управления 3 является третьей установочной шиной 19 сплайн-интерполятора. Шестая группа входов блока управления 3 является четвертой установочной шиной 20 сплайн-интерполятора. Седьмая группа входов блока управления 3 является пятой установочной шиной 21 сплайн-интерполятора. Девятый выход блока управления 3 соединен с первым входом блока формирования коэффициентов сплайна 4. Вторая, третья, четвертая, шестая, седьмая и восьмая группы входов блока формирования коэффициентов сплайна 4 являются соответственно шестой 22, седьмой 23, восьмой 24, девятой 26, десятой 27 и одиннадцатой 28 установочными шинами сплайн-интерполятора. Пятая группа входов блока формирования коэффициентов сплайна 4 является информационной шиной 25 сплайн-интерполятора. Девятая группа выходов блока формирования коэффициентов сплайна 4 соединена с адресными входами второго блока памяти 6. Первая, вторая, третья, четвертая, пятая и шестая группы выходов второго блока памяти 6 соединены со вторыми группами входов соответственно первого 7, второго 8, третьего 9, четвертого 10, пятого 11 и шестого 12 умножителей. Вход управления второго блока памяти 6 соединен с восьмым выходом блока управления 3. Десятый выход блока управления 3 соединен со входами управления счетчика 2 и регистра 14. Одиннадцатый выход блока управления 3 соединен со входом управления сумматора 13 и шестым входом блока формирования параметров сплайна 5. Первая, вторая и третья группы входов блока формирования параметров сплайна 5 являются соответственно двенадцатой 33, тринадцатой 34 и четырнадцатой 35 установочными шинами сплайн-интерполятора. Четвертая группа входов блока формирования параметров сплайна 5 соединена с выходами первого блока памяти 1. Седьмая, восьмая, девятая, десятая, одиннадцатая и двенадцатая группы выходов блока формирования параметров сплайна 5 соединены с первыми группами входов соответственно первого 7, второго 8, третьего 9, четвертого 10, пятого 11 и шестого 12 умножителей, выходы которых соединены соответотвенно с первой, второй, третьей, четвертой, пятой и шестой группами информационных входов сумматора 13. Выходы сумматора 13 соединены с информационными входами регистра 14. Выходы регистра 14 являются выходной шиной сплайн-интерполятора. The spline interpolator shown in FIG. 1, consists of the first 1 and second 6 memory blocks, counter 2, control unit 3, block forming spline coefficients 4, block forming spline parameters 5, first 7, second 8, third 9, fourth 10, fifth 11 and sixth 12 multipliers, the adder 13 and the register 14. The information inputs of the counter 2 and the address inputs of the first block of memory 1 are combined and connected to the first installation bus 15 of the spline interpolator. The outputs of the counter 2 are connected to the fifth group of inputs of the spline parameter forming unit 5 and the third group of inputs of the control unit 3. The first input of the control unit 3 is the clock bus 17 of the spline interpolator. The second input of the control unit 3 is the trigger bus 18 of the spline interpolator and is simultaneously connected to the subtracting input of the counter 2. The fourth group of inputs of the control unit 3 is the second installation bus 16 of the spline interpolator. The fifth group of inputs of the control unit 3 is the third installation bus 19 of the spline interpolator. The sixth group of inputs of the control unit 3 is the fourth installation bus 20 of the spline interpolator. The seventh group of inputs of the control unit 3 is the fifth installation bus 21 of the spline interpolator. The ninth output of the control unit 3 is connected to the first input of the unit forming the coefficients of the spline 4. The second, third, fourth, sixth, seventh and eighth groups of inputs of the block forming the coefficients of the spline 4 are respectively the sixth 22, seventh 23, eighth 24, ninth 26, tenth 27 and the eleventh 28 installation bus spline interpolator. The fifth group of inputs of the block forming the coefficients of the spline 4 is the information bus 25 of the spline interpolator. The ninth group of outputs of the block forming the coefficients of spline 4 is connected to the address inputs of the second memory block 6. The first, second, third, fourth, fifth and sixth groups of outputs of the second memory block 6 are connected to the second groups of inputs, respectively, of the first 7, second 8, third 9, fourth 10th, fifth 11th and sixth 12th multipliers. The control input of the second memory unit 6 is connected to the eighth output of the control unit 3. The tenth output of the control unit 3 is connected to the control inputs of the counter 2 and register 14. The eleventh output of the control unit 3 is connected to the control input of the adder 13 and the sixth input of the spline parameter forming unit 5. First , the second and third groups of inputs of the block forming the parameters of the spline 5 are respectively the twelfth 33, thirteenth 34 and fourteenth 35 installation bus spline interpolator. The fourth group of inputs of the spline 5 parameter forming unit is connected to the outputs of the first memory block 1. The seventh, eighth, ninth, tenth, eleventh and twelfth groups of outputs of the spline 5 parameter forming unit are connected to the first input groups of the first 7, second 8, third 9, fourth 10, fifth 11 and sixth 12 multipliers, the outputs of which are connected respectively to the first, second, third, fourth, fifth and sixth groups of information inputs of the adder 13. The outputs of the adder 13 are connected to the information inputs rows of register 14. The outputs of register 14 are output line spline interpolator.

Блок формирования коэффициентов сплайна 4, показанный на фиг. 2, состоит из первого 41, второго 42, третьего 43, четвертого 44, пятого 45, шестого 46, седьмого 47, восьмого 48, девятого 49, десятого 422, одиннадцатого 427, двенадцатого 428 и тринадцатого 433 умножителей, первого 410, второго 411, третьего 412, четвертого 413, пятого 414, шестого 415, седьмого 416, восьмого 417, девятого 418, десятого 419, одиннадцатого 420, двенадцатого 425, тринадцатого 426, четырнадцатого 429, пятнадцатого 431 элементов задержки, первого 421, второго 423, третьего 424 и четвертого 430 сумматоров и блок вычитания 432. Первая группа входов первого умножителя 41 объединена с первыми группами входов второго 42, третьего 43, четвертого 44, пятого 45, шестого 46, седьмого 47, восьмого 48 и девятого 9 умножителей, информационными входами первого 410, третьего 412, шестого 415, одиннадцатого 420 и тринадцатого 426 элементов задержки, первыми группами информационных входов второго 423 и третьего 424 сумматоров и одновременно являются пятой группой входов 4.5 блока формирования коэффициентов сплайна 4 и информационной шиной 25 сплайн-интерполятора. Вторая группа входов первого умножителя 41 является второй группой входов 4.2 блока формирования коэффициентов сплайна 4 и одновременно шестой установочной шиной 22 сплайн-интерполятора. Выходы первого умножителя 41 соединены с информационными входами второго элемента задержки 411. Выходы второго элемента задержки 411 соединены со второй группой информационных входов первого сумматора 421. Первая группа информационных входов первого сумматора 421 соединена с выходами первого элемента задержки 410. Третья группа информационных входов первого сумматора 421 соединена с выходами третьего элемента задержки 412. Выходы первого сумматора 421 соединены с первой группой входов десятого умножителя 422. Вторая группа входов десятого умножителя 422 соединена с третьей группой входов 4.3 блока формирования коэффициентов сплайна 4 и одновременно является седьмой установочной шиной 23 сплайн-интерполятора. Выходы десятого умножителя 422 соединены с информационными входами двенадцатого элемента задержки 425. Выходы двенадцатого элемента задержки 425 соединены с первой группой информационных входов четвертого сумматора 430. Вторая группа информационных входов четвертого сумматора 430 соединена с выходами тринадцатого элемента задержки 426. Третья группа информационных входов четвертого сумматора 430 соединена с выходами четырнадцатого элемента задержки 429. Информационные входы четырнадцатого элемента задержки 429 соединены с выходами одиннадцатого умножителя 427. Вторая группа входов одиннадцатого умножителя 427 соединена с седьмой группой входов 4.7 блока формирования коэффициентов сплайна, 4 и одновременно является десятой установочной шиной 27 сплайн-интерполятора. Первая группа входов одиннадцатого умножителя 427 соединена с выходами второго сумматора 423. Вторая группа информационных входов второго сумматора 423 соединена с выходами второго умножителя 42. Третья группа информационных входов второго сумматора 423 соединена с выходами четвертого элемента задержки 413. Информационные входы четвертого элемента задержки 413 соединены с выходами третьего умножителя 43. Вторая группа информационных входов третьего умножителя 43 соединена с четвертой группой входов 4.4 блока формирования коэффициентов сплайна 4 и одновременно является восьмой установочной шиной 24 сплайн-интерполятора. Четвертая группа информационных входов второго сумматора 423 соединена с выходами пятого элемента задержки 414. Информационные входы пятого элемента задержки 414 соединены с выходами четвертого умножителя 44. Вторая группа входов четвертого умножителя 44 объединена со второй группой входов второго умножителя 42 и соединена с шестой группой входов 4.6 блока формирования коэффициентов сплайна 4 и девятой установочной шиной 26 сплайн-интерполятора. Пятая группа информационных входов второго сумматора 423 соединена с выходами шестого элемента задержки 415. Вторая группа входов пятого умножителя 45 объединена со второй группой входов девятого умножителя 49 и соединена с десятой группой входов 4.10 блока формирования коэффициентов сплайна 4 и пятнадцатой установочной шиной 29 сплайн-интерполятора. Выходы пятого умножителя 45 соединены со второй группой информационных входов третьего сумматора 424. Третья группа информационных входов третьего сумматора 424 соединена с выходами седьмого элемента задержки 416. Информационные входы седьмого элемента задержки 416 соединены с выходами шестого умножителя 46. Вторая группа входов шестого умножителя 46 объединена со второй группой входов восьмого умножителя 48 и соединена с одиннадцатой группой входов 4.11 блока формирования коэффициентов сплайна 4 и шестнадцатой установочной шиной 30 сплайн-интерполятора. Четвертая группа информационных входов третьего сумматора 424 соединена с выходами восьмого элемента задержки 417. Информационные входы восьмого элемента задержки 417 соединены с выходами седьмого умножителя 47. Вторая группа входов седьмого умножителя 47 соединена с двенадцатой группой входов 4.12 блока формирования коэффициентов сплайна 4 и одновременно является семнадцатой установочной шиной 13 сплайн-интерполятора. Пятая группа информационных входов третьего сумматора 424 соединена с выходами девятого элемента задержки 418. Информационные входы девятого элемента задержки 418 соединены с выходами восьмого умножителя 48. Шестая группа информационных входов третьего сумматора 424 соединена с выходами десятого элемента задержки 419. Информационные входы десятого элемента задержки 419 соединены с выходами девятого умножителя 49. Седьмая группа информационных входов третьего сумматора 424 соединена с выходами одиннадцатого элемента задержки 420. Выходы третьего сумматора 424 соединены с первой группой входов двенадцатого умножителя 428. Вторая группа входов двенадцатого умножителя 428 соединена с тринадцатой группой входов 4.13 блока формирования коэффициентов сплайна 4 и одновременно является восемнадцатой установочной шиной 32 сплайн-интерполятора. Выходы двенадцатого умножителя 428 соединены с группой входов вычитаемого блока вычитания 423. Группа входов уменьшаемого блока вычитания 432 соединена с выходами пятнадцатого элемента задержки 431. Информационные входы пятнадцатого элемента задержки 431 соединены с выходами четвертого сумматора 430. Вход управления четвертого сумматора 430 объединен с первым входом 4.1 блока формирования коэффициентов сплайна 4 и соединен со входами управления первого 410, второго 411, третьего 412, четвертого 413, пятого 414, шестого 415, седьмого 416, восьмого 417, девятого 418, десятого 419, одиннадцатого 420, двенадцатого 425, тринадцатого 426, четырнадцатого 429 и пятнадцатого 431 элементов задержки, первого 421, второго 423, третьего 424 и четвертого 430 сумматоров и блока вычитания 432. Выходы блока вычитания 432 соединены с первой группой входов тринадцатого умножителя 433. Вторая группа входов тринадцатого умножителя 433 соединена с восьмой группой входов 4.8 блока формирования коэффициентов сплайна 4 и одновременно является одиннадцатой установочной шиной 28 сплайн-интерполятора. Выходы тринадцатого умножителя 433 соединены с девятой группой выходов 4.9 блока формирования коэффициентов сплайна 4. The spline 4 coefficient generating unit shown in FIG. 2, consists of the first 41, second 42, third 43, fourth 44, fifth 45, sixth 46, seventh 47, eighth 48, ninth 49, tenth 422, eleventh 427, twelfth 428 and thirteenth 433 multipliers, first 410, second 411, third 412, fourth 413, fifth 414, sixth 415, seventh 416, eighth 417, ninth 418, tenth 419, eleventh 420, twelfth 425, thirteenth 426, fourteenth 429, fifteenth 431 delay elements, first 421, second 423, third 424 and the fourth 430 adders and the subtraction unit 432. The first group of inputs of the first multiplier 41 is combined with the first groups of inputs of the second 42, third 43, fourth 44, fifth 45, sixth 46, seventh 47, eighth 48 and ninth 9 multipliers, information inputs of the first 410, third 412, sixth 415, eleventh 420 and thirteenth 426 delay elements, the first groups of information inputs of the second 423 and third 424 adders and at the same time are the fifth group of inputs 4.5 of the block forming the coefficients of the spline 4 and the information bus 25 of the spline interpolator. The second group of inputs of the first multiplier 41 is the second group of inputs 4.2 of the block forming the coefficients of the spline 4 and at the same time the sixth installation bus 22 of the spline interpolator. The outputs of the first multiplier 41 are connected to the information inputs of the second delay element 411. The outputs of the second delay element 411 are connected to the second group of information inputs of the first adder 421. The first group of information inputs of the first adder 421 is connected to the outputs of the first delay element 410. The third group of information inputs of the first adder 421 connected to the outputs of the third delay element 412. The outputs of the first adder 421 are connected to the first group of inputs of the tenth multiplier 422. The second group of inputs of the tenth multiplies Spruce 422 is connected to the third group of inputs 4.3 of the block forming the coefficients of spline 4 and at the same time is the seventh installation bus 23 of the spline interpolator. The outputs of the tenth multiplier 422 are connected to the information inputs of the twelfth delay element 425. The outputs of the twelfth delay element 425 are connected to the first group of information inputs of the fourth adder 430. The second group of information inputs of the fourth adder 430 is connected to the outputs of the thirteenth delay element 426. The third group of information inputs of the fourth adder 430 connected to the outputs of the fourteenth delay element 429. The information inputs of the fourteenth delay element 429 are connected to the outputs of the eleven of the second multiplier 427. The second group of inputs of the eleventh multiplier 427 is connected to the seventh group of inputs 4.7 of the block forming the spline coefficients, 4 and at the same time is the tenth installation bus 27 of the spline interpolator. The first group of inputs of the eleventh multiplier 427 is connected to the outputs of the second adder 423. The second group of information inputs of the second adder 423 is connected to the outputs of the second multiplier 42. The third group of information inputs of the second adder 423 is connected to the outputs of the fourth delay element 413. The information inputs of the fourth delay element 413 are connected to the outputs of the third multiplier 43. The second group of information inputs of the third multiplier 43 is connected to the fourth group of inputs 4.4 of the block forming the coefficients of spline 4 and at the same time is the eighth installation bus 24 of the spline interpolator. The fourth group of information inputs of the second adder 423 is connected to the outputs of the fifth delay element 414. The information inputs of the fifth delay element 414 are connected to the outputs of the fourth multiplier 44. The second group of inputs of the fourth multiplier 44 is combined with the second group of inputs of the second multiplier 42 and connected to the sixth group of inputs 4.6 of the block forming the spline coefficients 4 and the ninth installation bus 26 of the spline interpolator. The fifth group of information inputs of the second adder 423 is connected to the outputs of the sixth delay element 415. The second group of inputs of the fifth multiplier 45 is combined with the second group of inputs of the ninth multiplier 49 and connected to the tenth group of inputs 4.10 of the spline 4 coefficients generating unit 4 and the fifteenth spline interpolator installation bus 29. The outputs of the fifth multiplier 45 are connected to the second group of information inputs of the third adder 424. The third group of information inputs of the third adder 424 is connected to the outputs of the seventh delay element 416. The information inputs of the seventh delay element 416 are connected to the outputs of the sixth multiplier 46. The second group of inputs of the sixth multiplier 46 is combined with the second group of inputs of the eighth multiplier 48 and is connected to the eleventh group of inputs 4.11 of the block forming the coefficients of the spline 4 and the sixteenth installation bus 30 spline-inte polyatora. The fourth group of information inputs of the third adder 424 is connected to the outputs of the eighth delay element 417. The information inputs of the eighth delay element 417 are connected to the outputs of the seventh multiplier 47. The second group of inputs of the seventh multiplier 47 is connected to the twelfth group of inputs 4.12 of the spline 4 coefficient generating unit and at the same time is the seventeenth installation bus 13 spline interpolator. The fifth group of information inputs of the third adder 424 is connected to the outputs of the ninth delay element 418. The information inputs of the ninth delay element 418 are connected to the outputs of the eighth multiplier 48. The sixth group of information inputs of the third adder 424 is connected to the outputs of the tenth delay element 419. The information inputs of the tenth delay element 419 are connected with the outputs of the ninth multiplier 49. The seventh group of information inputs of the third adder 424 is connected to the outputs of the eleventh delay element 420. The outputs of the third the adder 424 is connected to the first group of inputs of the twelfth multiplier 428. The second group of inputs of the twelfth multiplier 428 is connected to the thirteenth group of inputs 4.13 of the spline 4 coefficient generating unit and at the same time is the eighteenth installation bus 32 of the spline interpolator. The outputs of the twelfth multiplier 428 are connected to the group of inputs of the subtracted subtraction block 423. The group of inputs of the reduced block of subtraction 432 is connected to the outputs of the fifteenth delay element 431. The information inputs of the fifteenth delay element 431 are connected to the outputs of the fourth adder 430. The control input of the fourth adder 430 is combined with the first input 4.1 block forming the coefficients of the spline 4 and is connected to the control inputs of the first 410, second 411, third 412, fourth 413, fifth 414, sixth 415, seventh 416, eighth 417, ninth 418, tenth 419, eleventh 420, twelfth 425, thirteenth 426, fourteenth 429 and fifteenth 431 delay elements, first 421, second 423, third 424 and fourth 430 adders and subtractor 432. The outputs of the subtractor 432 are connected to the first group of inputs of the thirteenth multiplier 433. The second group of inputs of the thirteenth multiplier 433 is connected to the eighth group of inputs 4.8 of the block forming the coefficients of the spline 4 and at the same time is the eleventh installation bus 28 of the spline interpolator. The outputs of the thirteenth multiplier 433 are connected to the ninth group of outputs 4.9 of the block forming the coefficients of the spline 4.

Реализация заявляемого устройства объясняется следующим образом. Из статей: Желудев В.А. Локальная сплайн-аппроксимация на равномерной сетке // Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 9. - С. 1296-1310,. Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов // Журнал вычислительной математики и математической физики. - 1987. - Том 27. N 1.- С. 22-34, известно, что выражение для интерполяции функции квазиинтерполяционным сплайном (КИС) пятой степени выглядит следующим образом:

Figure 00000002

где gn определяется по формуле
Figure 00000003

Figure 00000004

Figure 00000005

Реализация (1)-(4) в виде устройства позволяет вычислять функции f(X) ∈ C7 с более высокой точностью, чем у устройства- прототипа (Журнал вычислительной математики и математической физики. - 1987. - Том 29. - N 9. - С. 1308-1309).The implementation of the claimed device is explained as follows. From the articles: Zheludev V.A. Local spline approximation on a uniform grid // Journal of Computational Mathematics and Mathematical Physics. - 1987. - Volume 27. - N 9. - S. 1296-1310 ,. Zheludev V.A. Recovery of functions and their derivatives from grid data with an error using local splines // Journal of Computational Mathematics and Mathematical Physics. - 1987. - Volume 27. N 1.- P. 22-34, it is known that the expression for the interpolation of a function by a quasi-interpolation spline (FIS) of the fifth degree is as follows:
Figure 00000002

where g n is determined by the formula
Figure 00000003

Figure 00000004

Figure 00000005

Implementation of (1) - (4) in the form of a device allows us to calculate the functions f (X) ∈ C 7 with higher accuracy than that of a prototype device (Journal of Computational Mathematics and Mathematical Physics. - 1987. - Volume 29. - N 9. - S. 1308-1309).

Работа сплайн-интерполятора на основе фиг. 1 и выражения (1) осуществляется следующим образом. The operation of the spline interpolator based on FIG. 1 and expression (1) is as follows.

В исходном состоянии на установочную шину 15 подается код числа М. На тактовую шину 17 поступают тактовые импульсы типа меандр. На установочной шине 16 присутствует код числа 0, на установочной шине 19 - код числа 10, на установочной шине 20 - код числа 16, на установочной шине 21 - код числа 7, на установочной шине 22 - код числа -2, на установочной шине 23 - код числа - 1/4, на установочной шине 24 - код числа 6, на установочной шине 26 - код числа - 4, на установочной шине 27 - код числа 13/240, на установочной шине 28 - код числа 1/120, на установочной шине 29 - код числа - 6, на установочной шине 30 - код числа 15, на установочной шине 31 - код числа - 20, на установочной шине 31 - код числа 11/960, на установочной шине 33 - код числа 15, на установочной шине 34 - код числа - 6, на установочной шине 35 - код числа 1. В блоке памяти 1 записаны значения τ0 таким образом, что в ячейке с адресом М хранится значение τ0, равное 1/(1 + М).In the initial state, the code of the number M is supplied to the installation bus 15. The clock signals of the meander type are received on the clock bus 17. On the installation bus 16 there is a code of the number 0, on the installation bus 19 - the code of the number 10, on the installation bus 20 - the code of the number 16, on the installation bus 21 - the code of the number 7, on the installation bus 22 - the code of the number -2, on the installation bus 23 - the number code is 1/4, on the installation bus 24 - the code of the number 6, on the installation bus 26 - the code of the number - 4, on the installation bus 27 - the code of the number 13/240, on the installation bus 28 - the code of the number 1/120, on installation bus 29 - number code - 6, on installation bus 30 - code number 15, on installation bus 31 - code number - 20, on installation bus 31 - code number 11/960, on the installation bus 33 is the code of the number 15, on the installation bus 34 is the code of the number 6, on the installation bus 35 is the code of the number 1. In the memory unit 1, the values τ 0 are recorded in such a way that in the cell with the address M the value τ 0 equal to 1 / (1 + M).

С подачей на шину запуска 18 импульса положительной полярности в счетчик 2 записывается код числа М. На информационную шину 25 подаются отсчеты функции f(x): f-5, f-1,.., f6, которые поступают в блок формирования коэффициентов сплайна 4. Под воздействием управляющих сигналов, подаваемых на установочные шины 22-32, а также сигналов, поступающих с выхода блока управления 3, в блоке формирования коэффициентов сплайна 4 происходит вычисление коэффициента (1/120)·g-2. Указанное значение переписывается в блок памяти 6 под воздействием импульса, поступающего на его управляющий вход с выхода блока управления 3.When a positive polarity pulse is applied to the start bus 18, the code of number M is written to counter 2. The data of function f (x) are sent to data bus 25: f -5 , f -1 , .., f 6 , which enter the spline coefficients generation unit 4. Under the influence of the control signals supplied to the installation bus 22-32, as well as the signals from the output of the control unit 3, in the block forming the coefficients of the spline 4, the coefficient (1/120) · g -2 is calculated. The specified value is written to the memory unit 6 under the influence of a pulse supplied to its control input from the output of the control unit 3.

Далее аналогичным образом в блоке формирования коэффициентов сплайна 4 вычисляются значения (1/120)·g-1, (1/120)·g0, (1/120)·g1, (1/120)·g2, (1/120)g3, которые записываются в блок памяти 6.Further, in a similar way, in the block for generating the coefficients of spline 4, the values (1/120) · g -1 , (1/120) · g 0 , (1/120) · g 1 , (1/120) · g 2 , (1 / 120) g 3 , which are recorded in the memory block 6.

После этого под воздействием информационных сигналов (поступающих с выходов блоков 1 и 2), а также подаваемых на установочные шины 33-35 и управляющих сигналов (с выхода блока управления 3) в блоке формирования параметров сплайна 5 происходит вычисление значений:

Figure 00000006
Полученные величины поступают на первые входы умножителей 7, 8, 9, 10, 11 и 12. На вторые входы последних поступают соответствующие значения (1/120)·g-2 (1/120)·g-1, (1/120)·g0, (1/120)·g1, (1/120)·g2, (1/120)·g3.After that, under the influence of information signals (coming from the outputs of blocks 1 and 2), as well as fed to the installation bus 33-35 and control signals (from the output of the control unit 3), in the block for generating the parameters of spline 5, the values are calculated:
Figure 00000006
The obtained values go to the first inputs of the multipliers 7, 8, 9, 10, 11 and 12. The second inputs of the latter receive the corresponding values (1/120) · g -2 (1/120) · g -1 , (1/120) G 0 , (1/120) g 1 , (1/120) g 2 , (1/120) g 3 .

В результате выполнения операций умножения на выходах умножителей 7, 8, 9, 10, 11 и 12 формируются произведения

Figure 00000007
Полученные величины поступают на первые соответствующие группы входов сумматора 12.As a result of performing multiplication operations at the outputs of the multipliers 7, 8, 9, 10, 11 and 12, products are formed
Figure 00000007
The obtained values are sent to the first corresponding groups of inputs of the adder 12.

В блоке 13 производится суммирование указанных произведений под воздействием сигналов; поступающих на его управляющий вход (выхода управления 3). В результате на выходе сумматора 13 формируется значение функции f(x) в первой точке интерполяции. In block 13 is a summation of these works under the influence of signals; arriving at its control input (control output 3). As a result, the value of the function f (x) at the first interpolation point is generated at the output of the adder 13.

Полученное значение функции f(x) записывается в регистр 14 при помощи единичного импульса, поступающего с выхода блока управления 3 на вход записи регистра 14. Кроме того, этот же единичный импульс с выхода блока управления 3 поступает на вычитающий вход счетчика 2, уменьшая его содержимое на единицу. The obtained value of the function f (x) is written to the register 14 using a single pulse from the output of the control unit 3 to the input of the register register 14. In addition, the same single pulse from the output of the control unit 3 is fed to the subtracting input of the counter 2, reducing its content per unit.

Далее алгоритм работы устройства аналогичен. В блоке 5 формируются значения параметров сплайна, а в блоках 7 - 13 вычисляются значения функции f(x), которые записываются в регистр 14. Данная операция повторяется для значений τ, равных τ0·(M-1), затем τ0·(M-2) и т.д. до тех пор, пока содержимое счетчика 2 не станет равным нулю. При этом код числа 0 с выхода счетчика 2 поступает на вход блока управления 3, который останавливает работу устройства. На этом работа устройства по вычислению значений функции f(x) завершается. Устройство готово к новому циклу работы.Further, the algorithm of the device is similar. In block 5, the values of the spline parameters are generated, and in blocks 7 through 13, the values of the function f (x) are calculated, which are recorded in register 14. This operation is repeated for values of τ equal to τ 0 · (M-1), then τ 0 · ( M-2) etc. until the contents of counter 2 become zero. In this case, the code number 0 from the output of the counter 2 is fed to the input of the control unit 3, which stops the device. This completes the work of the device for calculating the values of the function f (x). The device is ready for a new cycle of work.

Входящие в структурную схему заявляемого устройства элементы известны и описаны, например, в [1]. Так, в указанном источнике описаны принципы построения и примеры реализации:
счетчика 2 на с. 85-86 (можно реализовать на микросхеме К155ИЕ5);
блока памяти 1 на с. 171-174 (можно реализовать на микросхеме K155ПP5);
регистра 14 на с. 104-105 (можно реализовать на микросхеме К155ИР13 - с. 111 рис. 1.78).The elements included in the structural diagram of the claimed device are known and described, for example, in [1]. So, in the specified source describes the principles of construction and implementation examples:
counter 2 on page 85-86 (can be implemented on the K155IE5 chip);
memory block 1 on page 171-174 (can be implemented on the K155PP5 chip);
register 14 on p. 104-105 (can be implemented on the K155IR13 chip - p. 111 Fig. 1.78).

Принцип работы умножителей 7, 8, 9, 10, 11 и 12 известен и описан в [2] на с. 163 - 221. Могут быть реализованы на микросхемах SN54284 и SN54285, с. 305, рис. 6.3.12 или на микросхеме ADSP1016 (см. [3] с. 502. табл. 7.4). The principle of operation of the multipliers 7, 8, 9, 10, 11, and 12 is known and described in [2] on p. 163 - 221. They can be implemented on chips SN54284 and SN54285, p. 305, fig. 6.3.12 or on the ADSP1016 chip (see [3] p. 502. table 7.4).

Принцип работы сумматора 13 известен и описан в [4] на с. 184-198. Полный сумматор описан в [5] на с. 152, рис. 1.112, с. 153, рис. 1.113. Можно реализовать на элементах ИСКЛ. ИЛИ - К155ЛП5, И - К155ЛИ1, ИЛИ - из ИЛИ-НЕ К155ЛЕ4 и НЕ К155ЛН1. The principle of operation of the adder 13 is known and described in [4] on p. 184-198. The full adder is described in [5] on p. 152, fig. 1.112, p. 153, fig. 1.113. It can be implemented on the elements of EXCL. OR - K155LP5, AND - K155LI1, OR - from OR-NOT K155LE4 and NOT K155LN1.

Принцип работы блока управления 3 известен и описан в устройстве-прототипе [6]. В указанном источнике реализация блока управления 3 показана на фиг. 4. The principle of operation of the control unit 3 is known and described in the prototype device [6]. In the indicated source, the implementation of the control unit 3 is shown in FIG. 4.

Принцип работы блока формирования параметров сплайна 5 известен и описан в устройстве-прототипе [6]. В указанном источнике реализация блока управления 5 показана на фиг. 3. The principle of operation of the unit forming the parameters of spline 5 is known and described in the prototype device [6]. In the indicated source, the implementation of the control unit 5 is shown in FIG. 3.

Принцип построения блока памяти 6 известен и описан в устройстве-прототипе [6] . Может быть реализован как показано на фиг. 5 указанного источника. The principle of constructing a memory unit 6 is known and described in the prototype device [6]. Can be implemented as shown in FIG. 5 specified source.

Работа блока формирования коэффициентов сплайна 4 на основе выражений (2)-(4) и фиг. 2 осуществляется следующим образом. The operation of the unit for generating coefficients of spline 4 based on expressions (2) - (4) and FIG. 2 is carried out as follows.

В исходном состоянии на вход 4.2 подается код числа -2 с установочной шины 22 устройства. На вход 4.3 подается код числа -1/4 с установочной шины 23 устройства. На вход 4.4 поступает код числа 6 с установочной шины 24 устройства. На входе 4.6 присутствует код числа -4 с установочной шины 26 устройства. На вход 4.7 подается код числа 13/240 с установочной шины 27 устройства. На входе 4.8 присутствует код числа 1/120 с установочной шины 28 устройства. На вход 4.9 подается код числа -6 с установочной шины 29 устройства. На вход 4.10 поступает код числа 15 с установочной шины 30 устройства. На входе 4.11 присутствует код числа -20 с установочной шины 31 устройства. На вход 4.12 подается код числа 11/960 с установочной шины 32. In the initial state, input 4.2 is supplied with the code of the number -2 from the installation bus 22 of the device. At the input 4.3, the code of the number -1/4 is supplied from the installation bus 23 of the device. Input 4.4 receives the code number 6 from the installation bus 24 of the device. Input 4.6 contains the code number -4 from the installation bus 26 of the device. Input 4.7 serves the code number 13/240 from the installation bus 27 of the device. Input 4.8 contains the code number 1/120 from the installation bus 28 of the device. At the input 4.9, the code of the number -6 is supplied from the installation bus 29 of the device. Input 4.10 receives the code number 15 from the installation bus 30 of the device. At the input 4.11 there is a code of the number -20 from the installation bus 31 of the device. Input 4.12 is supplied with the code number 11/960 from the installation bus 32.

При подаче на вход 4.1 блока 4 управляющих импульсов (с выхода 3.9 блока управления 3) на вход 4.5 поступают значения функции f(x): f-5, f-2,...,f6. Последние поочередно следуют в пятнадцати направлениях: на первые входы умножителей 41 - 49, входы элементов задержки 410, 412, 415 и 420, первые входы сумматоров 423 и 424. Блоки 41, 410 - 412 формируют три слагаемых: fn+1, 2fn, fn-1, которые поступают на вход сумматора 421 одновременно. Результатом вычисления в сумматоре 411 являются значения δ2fn (см. выражение (3)). Блоки 42 - 44, 413 - 415 формируют четыре слагаемых для сумматора 423: fn-2, 4fn-1, 6fn, 4fn+1. Пятое слагаемое - fn+2 - поступает со входа 4.5 на сумматор 423 непосредственно. Все пять слагаемых подаются на входы сумматора 423 одновременно. В результате выполнения операции сложения на выходе сумматора 423 формируются значения δ4fn (см. выражение (3)). Блоки 45 - 49, 416 - 420 формируют шесть слагаемых для сумматора 424: 6fn+2, 15fn+1, 20fn, 15fn-1, 6fn-2, fn-3. Седьмое слагаемое fn+3 - поступает на первый вход сумматора 424 со входа 4.5 непосредственно. Результат вычисления в сумматоре 424 - значения δбfn (см. выражение (4)). Величина δ2fn, умноженная на - 1/4 в блоке 422 и задержанная в блоке 425, является первым слагаемым для сумматора 430. Вторым слагаемым является значение fn функции f(x), задержанное в блоке 426. Третьим слагаемым является величина δ4fn, умноженная в блоке 427 на число 13/240, задержанное в блоке 429. Все три слагаемых поступают на входы сумматора 430 одновременно. Результат выполнения в блоке 430 операции суммирования через элемент задержки 431 поступает на вход уменьшаемого блока вычитания 432, на вход вычитаемого которого подается величина δбfn, умноженная в блоке 428 на число 11/960. Результат выполнения операции вычитания умножается в блоке 433 на число 1/120, вследствие чего на выходе блока формирования коэффициентов сплайна 4 формируется значение коэффициента (1/120)gn.When applying to the input 4.1 of the block 4 control pulses (from the output 3.9 of the control unit 3) to the input 4.5 the values of the function f (x) are received: f -5 , f -2 , ..., f 6 . The latter alternately follow in fifteen directions: the first inputs of the multipliers 41 - 49, the inputs of the delay elements 410, 412, 415 and 420, the first inputs of the adders 423 and 424. Blocks 41, 410 - 412 form three terms: f n + 1 , 2f n , f n-1 , which are input to the adder 421 at the same time. The result of the calculation in the adder 411 are the values of δ 2 f n (see expression (3)). Blocks 42 - 44, 413 - 415 form four terms for adder 423: f n-2 , 4f n-1 , 6f n , 4f n + 1 . The fifth term, f n + 2 , comes from input 4.5 to adder 423 directly. All five terms are fed to the inputs of the adder 423 at the same time. As a result of the addition operation, the values of δ 4 f n are generated at the output of the adder 423 (see expression (3)). Blocks 45 - 49, 416 - 420 form six terms for adder 424: 6f n + 2 , 15f n + 1 , 20f n , 15f n-1 , 6f n-2 , f n-3 . The seventh term f n + 3 - goes to the first input of adder 424 from input 4.5 directly. The result of the calculation in adder 424 is the value of δ b f n (see expression (4)). The quantity δ 2 f n multiplied by - 1/4 in block 422 and delayed in block 425 is the first term for adder 430. The second term is the value f n of the function f (x) delayed in block 426. The third term is the quantity δ 4 f n multiplied in block 427 by the number 13/240, delayed in block 429. All three terms arrive at the inputs of the adder 430 at the same time. The result of the execution in block 430 of the summation operation through the delay element 431 is input to the reduced block of subtraction 432, the input of which is subtracted is supplied with the quantity δ b f n multiplied in block 428 by the number 11/960. The result of the subtraction operation is multiplied in block 433 by the number 1/120, as a result of which the coefficient value (1/120) g n is generated at the output of the spline coefficient generation block 4.

Умножители 41, 42, 43, 44, 45, 46, 47, 48, 422, 427, 428 и 433 известны и описаны в [2] на с. 163 - 221. Могут быть реализованы на микросхемах SN54284 и SN54285, с. 305, рис. 6.3.12 или на микросхеме ADSP1016 (см. [3] с. 502, табл. 7.4). Multipliers 41, 42, 43, 44, 45, 46, 47, 48, 422, 427, 428, and 433 are known and are described in [2] on p. 163 - 221. They can be implemented on chips SN54284 and SN54285, p. 305, fig. 6.3.12 or on the ADSP1016 chip (see [3] p. 502, table 7.4).

Принцип работы элементов задержки 410, 411, 412, 413, 414, 415, 416, 417, 418, 419, 420, 425, 426, 429 и 431 известен и описан в устройстве-прототипе [6]. В указанном источнике реализация элементов задержки показана на фиг. 6. The principle of operation of delay elements 410, 411, 412, 413, 414, 415, 416, 417, 418, 419, 420, 425, 426, 429 and 431 is known and described in the prototype device [6]. In the indicated source, the implementation of the delay elements is shown in FIG. 6.

Сумматоры 421, 423, 424 и 430 можно реализовать на К155ЛП5, К155ЛИ1, К155ЛЕ4 и НЕ К155ЛН1. Adders 421, 423, 424 and 430 can be implemented on K155LP5, K155LI1, K155LE4 and NOT K155LN1.

Блок вычитания 432 можно реализовать на микросхемах К155ЛП5, К155ЛИ1, К155ЛЕ4, К155ЛН1, как показано в [4] на с. 190 рис. 5.38. The subtraction unit 432 can be implemented on the K155LP5, K155LI1, K155LE4, K155LN1 microcircuits, as shown in [4] on p. 190 images 5.38.

Литература
1. В. Л. Шило. Популярные цифровые микросхемы. Справочник - М.: Радио и связь. 1988.Literature
1. V.L. Shilo. Popular digital circuits. Directory - M .: Radio and communications. 1988.

2. М.А. Карцев. В.А. Брик. Вычислительные системы и синхронная арифметика. - М.: Радио и связь, 1981. 2. M.A. Kartsev. V.A. Brick. Computing systems and synchronous arithmetic. - M.: Radio and Communications, 1981.

3. Кун. Матричные процессоры на СБИС: Пер. с англ. - М.: Мир, 1991. 3. Kun. Matrix processors on VLSI: Per. from English - M.: Mir, 1991.

4. Д. Гивоне. Р. Россе. Микропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. - М.: Мир, 1983. 4. D. Givone. R. Rosset. Microprocessors and microcomputers: Introductory course: Trans. from English - M.: Mir, 1983.

5. В. Л. Шило. Популярные цифровые микросхемы. Справочник. 2-е изд., испр. - Челябинск: Металлургия, 1989. 5. V. L. Shilo. Popular digital circuits. Directory. 2nd ed., Rev. - Chelyabinsk: Metallurgy, 1989.

6. Патент N 2127901 RU, МПК6 G 06 F 17/17. Сплайн-интерполятор / Агиевич С. Н. , Смирнов П.Л., Подымов В.А., Малышев С.Р. (РФ) N 97115388/09; Заяв. 28.08.97; Опубл. 20.03.99, Бюл. N 8. - 36 с, ил. 7.6. Patent N 2127901 RU, IPC 6 G 06 F 17/17. Spline interpolator / Agievich S.N., Smirnov P.L., Podymov V.A., Malyshev S.R. (RF) N 97115388/09; Application 08/28/97; Publ. 03/20/99, Bull. N 8. - 36 s, ill. 7.

Claims (1)

Сплайн-интерполятор, содержащий первый и второй блоки памяти, блок управления, первый, второй, третий, четвертый, пятый и шестой умножители, блок формирования параметров сплайна, блок формирования коэффициентов сплайна, сумматор и регистр, причем информационные входы счетчика и адресные входы первого блока памяти объединены и соединены с первой установочной шиной сплайн-интерполятора, а выходы счетчика соединены с пятой группой входов блока формирования параметров сплайна и третьей группой входов блока управления, первый вход которого является тактовой шиной сплайн-интерполятора, второй вход является шиной запуска сплайн-интерполятора и одновременно соединен с вычитающим входом счетчика, четвертая группа входов блока управления является второй установочной шиной сплайн-интерполятора, пятая группа входов - третьей установочной шиной сплайн-интерполятора, шестая группа входов - четвертой установочной шиной сплайн-интерполятора, седьмая группа входов блока управления является пятой установочной шиной сплайн-интерполятора, а девятый выход соединен с первым входом блока формирования коэффициентов сплайна, вторая, третья, четвертая, шестая, седьмая и восьмая группы входов которого являются соответственно шестой, седьмой, восьмой, девятой, десятой и одиннадцатой установочными шинами сплайн-интерполятора, пятая группа входов блока формирования коэффициентов сплайна является информационной шиной сплайн-интерполятора, а девятая группа выходов соединена с адресными входами второго блока памяти, первая, вторая, третья, четвертая, пятая и шестая группы выходов которого соединены со вторыми группами входом соответственно первого, второго, третьего, четвертого, пятого и шестого умножителей, а вход управления второго блока памяти соединен с восьмым выходом блока управления, десятый выход которого соединен со входами управления счетчика и регистра, а одиннадцатый выход блока управления соединен со входом управления сумматора и шестым входом блока формирования параметров сплайна, первая, вторая и третья группы входов которого являются соответственно двенадцатой, тринадцатой и четырнадцатой установочными шинами сплайн-интерполятора, четвертая группа входов блока формирования параметров сплайна соединена с выходами первого блока памяти, а седьмая, восьмая, девятая, десятая, одиннадцатая и двенадцатая группы выходов соединены с первыми группами входов соответственно первого, второго, третьего, четвертого, пятого и шестого умножителей, выходы которых соединены соответственно с первой, второй, третьей, четвертой, пятой и шестой группами информационных входов сумматора, выходы которого соединены с информационными входами регистра, выходы которого являются выходной шиной сплайн-интерполятора, отличающийся тем, что блок формирования коэффициентов сплайна выполнен содержащим первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый умножители, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый и пятнадцатый элементы задержки, первый, второй, третий и четвертый сумматоры и блок вычитания, причем первая группа входов первого умножителя объединена с первыми группами входов второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого умножителей, информационными входами первого, третьего, шестого, одиннадцатого и тринадцатого элементов задержки, первыми группами информационных входов второго и третьего сумматоров и одновременно являются пятой группой входов блока формирования коэффициентов сплайна и информационной шиной сплайн-интерполятора, вторая группа входов первого умножителя является второй группой входов блока формирования коэффициентов сплайна и одновременно шестой установочной шиной сплайн-интерполятора, а выходы первого умножителя соединены с информационными входами второго элемента задержки, выходы которого соединены со второй группой информационных входов первого сумматора, первая группа информационных входов которого соединена с выходами первого элемента задержки, третья группа информационных входов соединена с выходами третьего элемента задержки, а выходы соединены с первой группой входов десятого умножителя, вторая группа входов которого соединена с третьей группой входов блока формирования коэффициентов сплайна и одновременно является седьмой установочной шиной сплайн-интерполятора, а выходы десятого умножителя соединены с информационными входами двенадцатого элемента задержки, выходы которого соединены с первой группой информационных входов четвертого сумматора, вторая группа информационных входов которого соединена с выходами тринадцатого элемента задержки, а третья группа информационных входов соединена с выходами четырнадцатого элемента задержки, информационные входы которого соединены с выходами одиннадцатого умножителя, вторая группа входов которого соединена с седьмой группой входов блока формирования коэффициентов сплайна и одновременно является десятой установочной шиной сплайн-интерполятора, а первая группа входов одиннадцатого умножителя соединена с выходами второго сумматора, вторая группа информационных входов которого соединена с выходами второго умножителя, третья группа информационных входов соединена с выходами четвертого элемента задержки, информационные входы которого соединены с выходами третьего умножителя, вторая группа информационных входов которого соединена с четвертой группой входов блока формирования коэффициентов сплайна и одновременно является восьмой установочной шиной сплайн-интерполятора, четвертая группа информационных входов второго сумматора соединена с выходами пятого элемента задержки, информационные входы которого соединены с выходами четвертого умножителя, вторая группа входов которого объединена со второй группой входов второго умножителя и соединена с шестой группой входов блока формирования коэффициентов сплайна и девятой установочной шиной сплайн-интерполятора, а пятая группа информационных входов второго сумматора соединена с выходами шестого элемента задержки, вторая группа входов пятого умножителя объединена со второй группой входов девятого умножителя и соединена с десятой группой входов блока формирования коэффициентов сплайна и пятнадцатой установочной шиной сплайн-интерполятора, а выходы пятого умножителя соединены со второй группой информационных входов третьего сумматора, третья группа информационных входов которого соединена с выходами седьмого элемента задержки, информационные входы которого соединены с выходами шестого умножителя, вторая группа входов которого объединена со второй группой входов восьмого умножителя и соединена с одиннадцатой группой входов блока формирования коэффициентов сплайна и шестнадцатой установочной шиной сплайн-интерполятора, четвертая группа информационных входов третьего сумматора соединена с выходами восьмого элемента задержки, информационные входы которого соединены с выходами седьмого умножителя, вторая группа входов которого соединена с двенадцатой группой входов блока формирования коэффициентов сплайна и одновременно является семнадцатой установочной шиной сплайн-интерполятора, пятая группа информационных входов третьего сумматора соединена с выходами девятого элемента задержки, информационные входы которого соединены с выходами восьмого умножителя, шестая группа информационных входов третьего сумматора соединена с выходами десятого элемента задержки, информационные входы которого соединены с выходами девятого умножителя, седьмая группа информационных входов третьего сумматора соединена с выходами одиннадцатого элемента задержки, а выходы третьего сумматора соединены с первой группой входов двенадцатого умножителя, вторая группа входов которого соединена с тринадцатой группой входов блока формирования коэффициентов сплайна и одновременно является восемнадцатой установочной шиной сплайн-интерполятора, а выходы двенадцатого умножителя соединены с группой входов вычитаемого блока вычитания, группа входов уменьшаемого которого соединена с выходами пятнадцатого элемента задержки, информационные входы которого соединены с выходами четвертого сумматора, вход управления которого объединен с первым входом блока формирования коэффициентов сплайна и соединен со входами управления первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого и пятнадцатого элементов задержки, первого, второго, третьего, четвертого сумматоров и блока вычитания, выходы которого соединены с первой группой входов тринадцатого умножителя, вторая группа входов которого соединена с восьмой группой входов блока формирования коэффициентов сплайна и одновременно является одиннадцатой установочной шиной сплайн-интерполятора, а выходы тринадцатого умножителя соединены с девятой группой выходов блока формирования коэффициентов сплайна. A spline interpolator comprising first and second memory blocks, a control unit, first, second, third, fourth, fifth and sixth multipliers, a spline parameter generating unit, a spline coefficient generating unit, an adder and a register, wherein the counter information inputs and address inputs of the first block memory are combined and connected to the first installation bus of the spline interpolator, and the outputs of the counter are connected to the fifth group of inputs of the spline parameter forming unit and the third group of inputs of the control unit, the first input of which is the clock bus of the spline interpolator, the second input is the trigger bus of the spline interpolator and is simultaneously connected to the subtracting input of the counter, the fourth group of inputs of the control unit is the second installation bus of the spline interpolator, the fifth group of inputs is the third installation bus of the spline interpolator, the sixth group of inputs - the fourth installation bus of the spline interpolator, the seventh group of inputs of the control unit is the fifth installation bus of the spline interpolator, and the ninth output is connected to the first input of the block the spine coefficients generation window, the second, third, fourth, sixth, seventh and eighth groups of inputs of which are the sixth, seventh, eighth, ninth, tenth and eleventh installation buses of the spline interpolator, the fifth group of inputs of the spline coefficient generation block is the information bus of the spline interpolator, and the ninth group of outputs is connected to the address inputs of the second memory block, the first, second, third, fourth, fifth and sixth groups of outputs are connected to the second groups of inputs m, respectively, of the first, second, third, fourth, fifth and sixth multipliers, and the control input of the second memory unit is connected to the eighth output of the control unit, the tenth output of which is connected to the counter and register control inputs, and the eleventh output of the control unit is connected to the adder control input and the sixth input of the spline parameter forming unit, the first, second and third groups of inputs of which are the twelfth, thirteenth and fourteenth installation buses of the spline interpolator, respectively the fourth group of inputs of the spline parameter forming unit is connected to the outputs of the first memory block, and the seventh, eighth, ninth, tenth, eleventh and twelfth groups of outputs are connected to the first groups of inputs of the first, second, third, fourth, fifth and sixth multipliers, the outputs of which are connected respectively, with the first, second, third, fourth, fifth and sixth groups of information inputs of the adder, the outputs of which are connected to the information inputs of the register, the outputs of which are the output bus line interpolator, characterized in that the spline coefficient generating unit is made comprising first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth, eleventh, twelfth and thirteenth multipliers, first, second, third, fourth, fifth , sixth, seventh, eighth, ninth, tenth, eleventh, twelfth, thirteenth, fourteenth and fifteenth delay elements, first, second, third and fourth adders and a subtraction unit, the first group of inputs of the first multiplier combined with the first PPP inputs of the second, third, fourth, fifth, sixth, seventh, eighth and ninth multipliers, information inputs of the first, third, sixth, eleventh and thirteenth delay elements, the first groups of information inputs of the second and third adders and at the same time are the fifth group of inputs of the coefficient generation block the spline and the information bus of the spline interpolator, the second group of inputs of the first multiplier is the second group of inputs of the block forming the spline coefficients and at the same time the installation bus of the spline interpolator, and the outputs of the first multiplier are connected to the information inputs of the second delay element, the outputs of which are connected to the second group of information inputs of the first adder, the first group of information inputs of which are connected to the outputs of the first delay element, the third group of information inputs is connected to the outputs of the third delay element, and the outputs are connected to the first group of inputs of the tenth multiplier, the second group of inputs of which are connected to the third group of inputs of the block pho of spline coefficients and at the same time is the seventh installation bus of the spline interpolator, and the outputs of the tenth multiplier are connected to the information inputs of the twelfth delay element, the outputs of which are connected to the first group of information inputs of the fourth adder, the second group of information inputs of which are connected to the outputs of the thirteenth delay element, and the third a group of information inputs is connected to the outputs of the fourteenth delay element, the information inputs of which are connected to the outputs of of the eleventh multiplier, the second group of inputs of which is connected to the seventh group of inputs of the block forming the spline coefficients and at the same time is the tenth installation bus of the spline interpolator, and the first group of inputs of the eleventh multiplier is connected to the outputs of the second adder, the second group of information inputs of which is connected to the outputs of the second multiplier, the third the group of information inputs is connected to the outputs of the fourth delay element, the information inputs of which are connected to the outputs of the third multiply A, the second group of information inputs of which is connected to the fourth group of inputs of the block forming the spline coefficients and at the same time is the eighth installation bus of the spline interpolator, the fourth group of information inputs of the second adder is connected to the outputs of the fifth delay element, the information inputs of which are connected to the outputs of the fourth multiplier, the second group the inputs of which are combined with the second group of inputs of the second multiplier and connected to the sixth group of inputs of the block forming coefficients with line and the ninth installation bus of the spline interpolator, and the fifth group of information inputs of the second adder is connected to the outputs of the sixth delay element, the second group of inputs of the fifth multiplier is combined with the second group of inputs of the ninth multiplier and connected to the tenth group of inputs of the block forming the spline coefficients and the fifteenth installation bus of the spline -interpolator, and the outputs of the fifth multiplier are connected to the second group of information inputs of the third adder, the third group of information inputs of which is connected inena with the outputs of the seventh delay element, the information inputs of which are connected to the outputs of the sixth multiplier, the second group of inputs of which is combined with the second group of inputs of the eighth multiplier and connected to the eleventh group of inputs of the spline coefficient generation unit and the sixteenth installation bus of the spline interpolator, the fourth group of information inputs of the third the adder is connected to the outputs of the eighth delay element, the information inputs of which are connected to the outputs of the seventh multiplier, the second group the inputs of which are connected to the twelfth group of inputs of the spline coefficient generation unit and at the same time is the seventeenth installation bus of the spline interpolator, the fifth group of information inputs of the third adder is connected to the outputs of the ninth delay element, the information inputs of which are connected to the outputs of the eighth multiplier, the sixth group of information inputs of the third adder is connected with the outputs of the tenth delay element, the information inputs of which are connected to the outputs of the ninth multiplier, the seventh the group of information inputs of the third adder is connected to the outputs of the eleventh delay element, and the outputs of the third adder are connected to the first group of inputs of the twelfth multiplier, the second group of inputs of which is connected to the thirteenth group of inputs of the spline coefficient generation unit and is simultaneously the eighteenth installation bus of the spline interpolator, and the outputs of the twelfth multipliers are connected to the group of inputs of the subtracted subtraction block, the group of inputs of which is to be reduced is connected to the outputs of fifteen of the delay element, the information inputs of which are connected to the outputs of the fourth adder, the control input of which is combined with the first input of the spline coefficient generation unit and connected to the control inputs of the first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth, eleventh , twelfth, thirteenth, fourteenth and fifteenth delay elements, the first, second, third, fourth adders and a subtraction unit, the outputs of which are connected to the first group of inputs of thirteen th multiplier, the second group of inputs of which is connected to the eighth group of inputs of the block forming the spline coefficients and at the same time is the eleventh installation bus of the spline interpolator, and the outputs of the thirteenth multiplier are connected to the ninth group of outputs of the block forming the spline coefficients.
RU99112751A 1999-06-15 1999-06-15 Spline interpolator RU2165099C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU99112751A RU2165099C2 (en) 1999-06-15 1999-06-15 Spline interpolator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU99112751A RU2165099C2 (en) 1999-06-15 1999-06-15 Spline interpolator

Publications (2)

Publication Number Publication Date
RU2165099C2 true RU2165099C2 (en) 2001-04-10
RU99112751A RU99112751A (en) 2004-02-20

Family

ID=20221264

Family Applications (1)

Application Number Title Priority Date Filing Date
RU99112751A RU2165099C2 (en) 1999-06-15 1999-06-15 Spline interpolator

Country Status (1)

Country Link
RU (1) RU2165099C2 (en)

Also Published As

Publication number Publication date
RU99112751A (en) 2004-02-20

Similar Documents

Publication Publication Date Title
US6131105A (en) Calculation of a scalar product in a direct-type FIR filter
CN101617235B (en) Method and apparatus for implementing finite impulse response filters without the use of multipliers
JPH02214322A (en) Pipe-line type processor for implementing minimum square average algorithm
JPH0477932B2 (en)
RU2165099C2 (en) Spline interpolator
Akhter et al. Design and analysis of distributed arithmetic based FIR filter
Mohanty et al. Design and performance analysis of fixed-point jacobi svd algorithm on reconfigurable system
JPH05184568A (en) Digital phase-shifting device
JP2526532B2 (en) Digital filter for image processing
RU2173877C2 (en) Spline interpolator
RU2127901C1 (en) Spline interpolator
RU2116669C1 (en) Spline interpolator
RU2132567C1 (en) Spline interpolator
RU2143132C1 (en) Spline interpolator
RU2143131C1 (en) Spline interpolator
RU2116668C1 (en) Spline interpolator
RU2140098C1 (en) Spline-interpolator
RU2132568C1 (en) Interpolator
RU2148272C1 (en) Device for double differentiation
RU2143725C1 (en) Device for double differentiation
RU2120137C1 (en) Interpolator
JP2662694B2 (en) Digital protection relay device
RU2127903C1 (en) Interpolator
RU2143724C1 (en) Device for differentiation
US5752012A (en) Computational array with self timed computational element and method of self timed calculation