RU2116668C1

RU2116668C1 - Spline interpolator

Info

Publication number: RU2116668C1
Application number: RU97102687A
Authority: RU
Inventors: С.Н. Агиевич; П.Л. Смирнов; В.А. Подымов; С.Р. Малышев
Original assignee: Военная академия связи
Priority date: 1997-02-24
Filing date: 1997-02-24
Publication date: 1998-07-27

Abstract

FIELD: automation and computer engineering. SUBSTANCE: device has two memory units, four multipliers, adder, register, control unit, counter, unit which generates spline coefficients and unit which generates spline characteristics. EFFECT: increased precision of interpolation of functions which fifth and higher derivatives are continuous. 4 cl, 7 dwg

Description

Изобретение относится к автоматике и вычислительной технике, в частности к полиномиальным и сплайн-интерполяторам, и может быть использовано в автоматических системах управления для воспроизведения нелинейных зависимостей одной переменной. The invention relates to automation and computer engineering, in particular to polynomial and spline interpolators, and can be used in automatic control systems for reproducing nonlinear dependencies of one variable.

Известные устройства [1, 2] позволяют воспроизводить широкий класс функциональных зависимостей, но обладают низкой точностью. Known devices [1, 2] allow you to reproduce a wide class of functional dependencies, but have low accuracy.

Наиболее близким к предлагаемому устройству по своей технической сущности является сплайн-интерполятор, выбранный в качестве устройства-прототипа [1]. Closest to the proposed device in its technical essence is a spline interpolator selected as a prototype device [1].

Устройство-прототип содержит первый и второй счетчики, первый и второй блоки памяти, первый, второй, третий и четвертый блоки умножения, сумматор, регистр результата, блок управления, причем вход пуска интерполятора подключен к первому входу блока управления, синхровход интерполятора подключен к второму входу блока управления, первый выход которого соединен с входами сброса первого, второго счетчиков и регистра результата, второй выход соединен с суммирующим входом первого счетчика, выход первого счетчика соединен с первым адресных входом первого блока памяти, выход которого соединен с первыми информационными выходами первого, второго, третьего, четвертого блоков умножения, вторые информационные входы которых соединены с выходом второго блока памяти, выходы первого, второго, третьего, четвертого блоков умножения соединены соответственно с первым, вторым, третьим, четвертым входами сумматора, выход которого соединен с первым информационным входом регистра результата, выход которого является выходом интерполятора, первый и второй управляющие входы первого, второго, третьего, четвертого блоков умножения соединены соответственно с третьим и четвертым выходами блока управления, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый выходы которого соединены соответственно с первым управляющим входом регистра результата, с вычитающим входом первого счетчика, с управляющим входом первого блока памяти, с управляющим входом второго блока памяти, с входом записи второго счетчика, с вычитающим входом второго счетчика, с вторым управляющим входом регистра результата, второй информационный вход которого соединен с выходом второго блока памяти, вход количества значений функции внутри интервала интерполятора соединен с информационным входом второго счетчика и с вторым адресным входом первого блока памяти, третий адресный вход которого соединен с выходом первого счетчика и с третьим входом блока управления, четвертый вход которого соединен с третьим адресным входом первого блока памяти и с выходом второго счетчика, вход значения функции интерполятора соединен с информационным входом второго блока памяти. The prototype device contains the first and second counters, the first and second blocks of memory, the first, second, third and fourth blocks of multiplication, the adder, the result register, the control unit, and the start input of the interpolator is connected to the first input of the control unit, the clock input of the interpolator is connected to the second input a control unit whose first output is connected to the reset inputs of the first, second counters and the result register, the second output is connected to the summing input of the first counter, the output of the first counter is connected to the first address inputs ohm of the first memory block, the output of which is connected to the first information outputs of the first, second, third, fourth multiplication blocks, the second information inputs of which are connected to the output of the second memory block, the outputs of the first, second, third, fourth multiplication blocks are connected respectively to the first, second, third, fourth inputs of the adder, the output of which is connected to the first information input of the result register, the output of which is the output of the interpolator, the first and second control inputs of the first, second, tr of the fourth, multiplication blocks are connected respectively to the third and fourth outputs of the control unit, the fifth, sixth, seventh, eighth, ninth, tenth and eleventh outputs of which are connected respectively to the first control input of the result register, with the subtracting input of the first counter, with the control input of the first block memory, with the control input of the second memory block, with the recording input of the second counter, with the subtracting input of the second counter, with the second control input of the result register, the second information input It is connected to the output of the second memory unit, the input of the number of function values inside the interpolator interval is connected to the information input of the second counter and to the second address input of the first memory unit, the third address input of which is connected to the output of the first counter and to the third input of the control unit, the fourth input of which is connected with the third address input of the first memory block and with the output of the second counter, the input of the interpolator function value is connected to the information input of the second memory block.

Известное техническое решение обладает недостаточной точностью интерполяции, которая характеризуется погрешностью интерполяции, равной

где
f

\binom{(3)}{max}

- максимум третьей производной функции f(x);
h - расстояние между отсчетами функции f(x).The known technical solution has insufficient interpolation accuracy, which is characterized by an interpolation error equal to

Where
f

\binom{(3)}{max}

is the maximum of the third derivative of the function f (x);
h is the distance between the samples of the function f (x).

Причем эта точность обеспечивается для функций, имеющих непрерывную третью производную (f(x) ∈ C³) или выше. При интерполяции функций, имеющих непрерывную пятую производную (f(x) ∈ C⁵) и выше, не полностью учитывается информация о гладкости функций, вследствие чего прототип не обеспечивает более высокой точности.Moreover, this accuracy is ensured for functions having a continuous third derivative (f (x) ∈ C ³ ) or higher. When interpolating functions having a continuous fifth derivative (f (x) ∈ C ⁵ ) and higher, information about the smoothness of functions is not fully taken into account, as a result of which the prototype does not provide higher accuracy.

Целью изобретения является разработка устройства, обеспечивающего более высокую точность интерполяции функций, имеющих непрерывную пятую производную (f(x) ∈ C⁵) и выше.The aim of the invention is to develop a device that provides higher accuracy of interpolation of functions having a continuous fifth derivative (f (x) ∈ C ⁵ ) and higher.

Поставленная цель достигается тем, что в известный сплайн-интерполятор, содержащий первый и второй блоки памяти, первый, второй, третий и четвертый умножители, сумматор, регистр, блок управления и счетчик, группа информационных входов которого объединена с адресными входами первого блока памяти и одновременно является первой установочной шиной сплайн-интерполятора, вычитающий вход счетчика объединен с входом управления регистра и десятым входом блока управления, а информационные выходы объединены с шестой группой входов блока управления, первый вход которого является тактовой шиной сплайн-интерполятора, второй вход - шиной запуска, а одиннадцатый выход соединен с входом управления второго блока памяти, первая, вторая, третья и четвертая группы информационных выходов которого соединены с первыми группами входов соответственно первого, второго, третьего и четвертого умножителей, группы выходов которых соединены соответственно с первой, второй, третьей и четвертой группами входов сумматора, группа выходов которого соединена с информационными входами регистра, выходы которого являются группой информационных выходов сплайн-интерполятора, дополнительно введены блок формирования коэффициента сплайна и блок формирования параметров сплайна. Первая группа входов блока формирования параметров сплайна соединена с информационными выходами первого блока памяти. Вторая группа входов соединена с информационными выходами счетчика. Третья группа входов является второй установочной шиной сплайн-интерполятора. Четвертая группа входов объединена с девятой группой входов блока управления и одновременно является третьей установочной шиной сплайн-интерполятора. Пятая, шестая, седьмая и восьмая группы выходов соединены с вторыми группами входов соответственно первого, второго, третьего и четвертого умножителей. Девятый вход блока формирования параметров сплайна объединен с управляющим входом сумматора и двенадцатым выходом блока управления. Второй вход блока управления объединен с входом управления счетчика. Третья группа входов блока управления является четвертой установочной шиной сплайн-интерполятора, четвертая группа входов - пятой установочной шиной сплайн-интерполятора, пятая группа входов - шестой установочной шиной сплайн-интерполятора, седьмая группа выходов соединена с четвертой группой входов блока формирования коэффициентов сплайна. Пятый вход блока формирования коэффициентов сплайна соединен с восьмым выходом блока управления. Тринадцатый выход блока управления соединен с шестым входом блока формирования коэффициентов сплайна. Первая группа входов блока формирования коэффициентов сплайна является информационной шиной сплайн-интерполятора, вторая группа входов - седьмой установочной шиной сплайн-интерполятора, третья группа входов - восьмой установочной шиной сплайн-интерполятора, а седьмая группа выходов соединена с информационными входами второго блока памяти. This goal is achieved by the fact that in the well-known spline interpolator containing the first and second memory blocks, the first, second, third and fourth multipliers, an adder, a register, a control unit and a counter, the group of information inputs of which are combined with the address inputs of the first memory block and at the same time is the first installation bus of the spline interpolator, the subtracting counter input is combined with the register control input and the tenth control unit input, and the information outputs are combined with the sixth group of control unit inputs the second input is the clock bus of the spline interpolator, the second input is the start bus, and the eleventh output is connected to the control input of the second memory block, the first, second, third and fourth groups of information outputs of which are connected to the first groups of inputs, respectively, of the first, second, the third and fourth multipliers, the output groups of which are connected respectively to the first, second, third and fourth groups of inputs of the adder, the group of outputs of which is connected to the information inputs of the register, outputs otorrhea are a group of information outputs spline interpolator further introduced coefficient generating unit and the spline generating unit spline parameters. The first group of inputs of the spline parameter forming unit is connected to the information outputs of the first memory block. The second group of inputs is connected to the information outputs of the counter. The third group of inputs is the second installation bus of the spline interpolator. The fourth group of inputs is combined with the ninth group of inputs of the control unit and at the same time is the third installation bus of the spline interpolator. The fifth, sixth, seventh and eighth output groups are connected to the second input groups of the first, second, third and fourth multipliers, respectively. The ninth input of the spline parameter forming unit is combined with the control input of the adder and the twelfth output of the control unit. The second input of the control unit is combined with the control input of the counter. The third group of inputs of the control unit is the fourth installation bus of the spline interpolator, the fourth group of inputs is the fifth installation bus of the spline interpolator, the fifth group of inputs is the sixth installation bus of the spline interpolator, the seventh group of outputs is connected to the fourth group of inputs of the unit for generating the spline coefficients. The fifth input of the spline coefficient generating unit is connected to the eighth output of the control unit. The thirteenth output of the control unit is connected to the sixth input of the spline coefficient generating unit. The first group of inputs of the spline interpolator coefficient forming unit is the information bus of the spline interpolator, the second group of inputs is the seventh installation bus of the spline interpolator, the third group of inputs is the eighth installation bus of the spline interpolator, and the seventh group of outputs is connected to the information inputs of the second memory block.

Блок формирования коэффициентов сплайна содержит коммутатор, первый, второй и третий элементы задержки, первый, второй и третий умножители, сумматор, блок вычитания и блок памяти. Информационные входы блока памяти являются первой группой входов блока формирования коэффициентов сплайна и одновременно информационной шиной сплайн-интерполятора. Управляющий вход блока памяти является пятым входом блока формирования коэффициентов сплайна, а выходы соединены с информационными входами коммутатора. Управляющие входы коммутатора являются четвертой группой входов блока формирования коэффициентов сплайна. Первая группа выходов коммутатора через первый элемент задержки соединена с первой группой входов сумматора. Вторая группа выходов коммутатора соединена с первой группой входов первого умножителя, вторая группа входов которого является второй группой входов блока формирования коэффициентов сплайна и одновременно является седьмой установочной шиной сплайн-интерполятора. Выходы первого умножителя соединены с второй группой входов сумматора. Третья группа входов сумматора соединена с выходами второго элемента задержки, входы которого соединены с третьей группой выходов коммутатора. Выходы сумматора соединены с первой группой входов второго умножителя, вторая группа входов которого является третьей группой входов блока формирования коэффициентов сплайна и одновременно восьмой установочной шиной сплайн-интерполятора. Выходы второго умножителя соединены с входами вычитаемого блока вычитания. Входы уменьшаемого блок вычитания соединены с выходами третьего элемента задержки, входы которого соединены с второй группой выходов коммутатора. Управляющий вход третьего элемента задержки объединен с входами управления первого и второго элементов задержки, сумматора, блока вычитания и одновременно является шестым входом блока формирования коэффициентов сплайна. Выходы блока вычитания соединены с первой группой входов третьего умножителя. Вторая группа входов третьего умножителя объединена с второй группой входов второго умножителя, а выходы третьего умножителя являются седьмым выходом блока формирования коэффициентов сплайна. The spline coefficient generating unit comprises a switch, first, second, and third delay elements, first, second, and third multipliers, an adder, a subtraction unit, and a memory unit. The information inputs of the memory block are the first group of inputs of the block forming the spline coefficients and at the same time the information bus of the spline interpolator. The control input of the memory block is the fifth input of the block forming the spline coefficients, and the outputs are connected to the information inputs of the switch. The control inputs of the switch are the fourth group of inputs of the block forming the spline coefficients. The first group of outputs of the switch through the first delay element is connected to the first group of inputs of the adder. The second group of outputs of the switch is connected to the first group of inputs of the first multiplier, the second group of inputs of which is the second group of inputs of the block forming the spline coefficients and at the same time is the seventh installation bus of the spline interpolator. The outputs of the first multiplier are connected to the second group of inputs of the adder. The third group of inputs of the adder is connected to the outputs of the second delay element, the inputs of which are connected to the third group of outputs of the switch. The outputs of the adder are connected to the first group of inputs of the second multiplier, the second group of inputs of which is the third group of inputs of the block forming the spline coefficients and simultaneously the eighth mounting bus of the spline interpolator. The outputs of the second multiplier are connected to the inputs of the subtracted subtraction block. The inputs of the reduced subtraction unit are connected to the outputs of the third delay element, the inputs of which are connected to the second group of outputs of the switch. The control input of the third delay element is combined with the control inputs of the first and second delay elements, adder, subtraction unit and at the same time is the sixth input of the spline coefficient generation unit. The outputs of the subtraction block are connected to the first group of inputs of the third multiplier. The second group of inputs of the third multiplier is combined with the second group of inputs of the second multiplier, and the outputs of the third multiplier are the seventh output of the block forming the spline coefficients.

Блок формирования параметров сплайна содержит первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый умножители, первый и второй сумматоры, преобразователь в дополнительный код, первый и второй блоки вычитания и первый и второй элементы задержки. Первая группа входов первого умножителя является первой группой входов блока формирования параметров сплайна. Вторая группа входов первого умножителя является второй группой входов блока формирования параметров сплайна. Выходы первого умножителя соединены с первой и второй группами входов четвертого умножителя и второй группой входов пятого умножителя. Первая группа входов пятого умножителя соединена с выходами четвертого умножителя. Выходы пятого умножителя соединены с первой группой входов десятого умножителя и входами первого элемента задержки. Выходы первого элемента задержки являются шестой группой выходов блока формирования параметров сплайна, а управляющий вход является девятым входом блока формирования параметров сплайна и одновременно объединен с входом управления первого блока вычитания. Входы вычитаемого первого блока вычитания соединены с выходами десятого умножителя. Выходы первого блока вычитания являются пятой группой выходов блока формирования параметров сплайна, а входы уменьшаемого соединены с выходами третьего умножителя. Первая группа входов третьего умножителя соединена с выходами второго умножителя, а вторая группа входов объединена с второй и первой группами входов второго умножителя и выходами первого сумматора. Управляющий вход первого сумматора объединен с управляющим входом первого блока вычитания. Первая группа входов первого сумматора объединена с входами преобразователя в дополнительный код и выходами первого умножителя. Вторая группа входов первого сумматора является третьей группой входов блока формирования параметров сплайна и одновременно второй установочной шиной сплайн-инетрполятора и соединена с второй группой входов второго сумматора. Первая группа входов второго сумматора соединена с выходами преобразователя в дополнительный код, первой и второй группами входов шестого умножителя и второй группой входов седьмого умножителя. Первая группа входов седьмого умножителя соединена с выходами шестого умножителя, а выходы соединены с входами второго элемента задержки и первой группой входов одиннадцатого умножителя. Вторая группа входов одиннадцатого умножителя объединена с второй группой входов десятого умножителя и одновременно является четвертой группой входов блока формирования параметров сплайна и третьей установочной шиной сплайн-интерполятора. Выходы одиннадцатого умножителя соединены с входами вычитаемого второго блока вычитания, выходы которого являются восьмой группой выходов блока формирования параметров сплайна. Входы уменьшаемого второго блока вычитания соединены с выходами девятого умножителя, первая группа входов которого соединена с выходами восьмого умножителя, а вторая группа входов объединена с второй и первой группами входов восьмого умножителя и выходами второго сумматора. Управляющий выход второго сумматора объединен с управляющими входами второго блока вычитания, первого элемента задержки и второго элемента задержки, выходы которого являются седьмой группой выходов блока формирования параметров сплайна. The spline parameter generating unit contains the first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth and eleventh multipliers, the first and second adders, the converter to an additional code, the first and second subtraction blocks, and the first and second delay elements. The first group of inputs of the first multiplier is the first group of inputs of the spline parameter forming unit. The second group of inputs of the first multiplier is the second group of inputs of the spline parameter forming unit. The outputs of the first multiplier are connected to the first and second groups of inputs of the fourth multiplier and the second group of inputs of the fifth multiplier. The first group of inputs of the fifth multiplier is connected to the outputs of the fourth multiplier. The outputs of the fifth multiplier are connected to the first group of inputs of the tenth multiplier and the inputs of the first delay element. The outputs of the first delay element are the sixth group of outputs of the spline parameter forming unit, and the control input is the ninth input of the spline parameter forming unit and is simultaneously combined with the control input of the first subtraction unit. The inputs of the subtracted first subtraction block are connected to the outputs of the tenth multiplier. The outputs of the first subtraction block are the fifth group of outputs of the spline parameter forming unit, and the inputs of the decremented one are connected to the outputs of the third multiplier. The first group of inputs of the third multiplier is connected to the outputs of the second multiplier, and the second group of inputs is combined with the second and first groups of inputs of the second multiplier and the outputs of the first adder. The control input of the first adder is combined with the control input of the first subtraction unit. The first group of inputs of the first adder is combined with the inputs of the converter into an additional code and the outputs of the first multiplier. The second group of inputs of the first adder is the third group of inputs of the spline parameter forming unit and at the same time the second installation bus of the spline-interpolator and is connected to the second group of inputs of the second adder. The first group of inputs of the second adder is connected to the outputs of the converter into an additional code, the first and second groups of inputs of the sixth multiplier and the second group of inputs of the seventh multiplier. The first group of inputs of the seventh multiplier is connected to the outputs of the sixth multiplier, and the outputs are connected to the inputs of the second delay element and the first group of inputs of the eleventh multiplier. The second group of inputs of the eleventh multiplier is combined with the second group of inputs of the tenth multiplier and at the same time is the fourth group of inputs of the spline parameter forming unit and the third installation bus of the spline interpolator. The outputs of the eleventh multiplier are connected to the inputs of the subtracted second subtraction block, the outputs of which are the eighth group of outputs of the spline parameter forming unit. The inputs of the reduced second subtraction block are connected to the outputs of the ninth multiplier, the first group of inputs of which is connected to the outputs of the eighth multiplier, and the second group of inputs is combined with the second and first groups of inputs of the eighth multiplier and the outputs of the second adder. The control output of the second adder is combined with the control inputs of the second subtraction unit, the first delay element and the second delay element, the outputs of which are the seventh group of outputs of the spline parameter forming unit.

Блок управления содержит первый, второй, третий, четвертый и пятый блоки сравнения, первый, второй, третий и четвертый элементы И, первый и третий RS-триггеры, первый, второй, третий и четвертый счетчики и элементы задержки. Первая группа входов первого элемента сравнения является шестой группой входов блока управления. Выход первого элемента сравнения соединен с R-входом первого RS-триггера. S-вход первого RS-триггера объединен с R-входом третьего RS-триггера и одновременно является вторым входом блока управления. Выход первого RS-триггера соединен с первым входом первого элемента И, второй вход которого является первым входом блока управления и тактовой шиной сплайн-интерполятора. Выход первого элемента И соединен с первым входом второго элемента И, выход которого является восьмым выходом блока управления и одновременно соединен со счетным входом первого счетчика. Вход обнуления первого счетчика объединен с S-входом первого RS-триггера, а выход соединен с второй группой входов второго блока сравнения. Первая группа входов второго блока сравнения является четвертой группой входов блока управления и пятой установочной шиной сплайн-интерполятора. Выход второго блока сравнения соединен с вторым входом второго элемента И и R-входом второго RS-триггера. Инверсный выход второго RS-триггера соединен с первым входом третьего элемента И. Второй вход третьего элемента И объединен с первым входом второго элемента И и вторым входом четвертого элемента И, а выход является тринадцатым выходом блока управления и одновременно соединен с счетным входом второго счетчика. Информационные входы второго счетчика объединены с информационными входами третьего и четвертого счетчиков, второй группой входов первого блока сравнения и одновременно являются третьей группой входов блока управления и четвертой установочной шиной сплайн-интерполятора. Выходы второго счетчика соединены с первой группой входов третьего блока сравнения. Вторая группа входов третьего блока сравнения объединена с первой группой входов пятого блока сравнения и одновременно является пятой группой входов блока управления и шестой установочной шиной сплайн-интерполятора. Выход третьего блока сравнения является одиннадцатым выходом блока управления и одновременно объединен с входом обнуления второго счетчика и счетчным входом третьего счетчика. Управляющий вход третьего счетчика объединен с управляющими входами второго и четвертого счетчиков и входом обнуления первого счетчика. Выходы третьего счетчика являются седьмой группой выходов блока управления и одновременно соединены с первой группой входов четвертого блока сравнения. Вторая группа входов четвертого блока сравнения является девятой группой входов блока управления и третьей установочной шиной сплайн-интерполятора. Выход четвертого блока сравнения соединен с S-входом второго RS-триггера и S-входом третьего RS-триггера. Выход третьего RS-триггера соединен с первым входом четвертого элемента И, выход которого является двенадцатым выходом блока управления и одновременно соединен со счетным входом четвертого счетчика. Выходы четвертого счетчика соединены с второй группой входов пятого блока сравнения. Выход пятого блока сравнения соединен с входом обнуления четвертого счетчика и входом элемента задержки, выход которого является десятым выходом блока управления. The control unit contains the first, second, third, fourth and fifth comparison units, the first, second, third and fourth elements And, the first and third RS-flip-flops, the first, second, third and fourth counters and delay elements. The first group of inputs of the first comparison element is the sixth group of inputs of the control unit. The output of the first comparison element is connected to the R-input of the first RS-trigger. The S-input of the first RS-trigger is combined with the R-input of the third RS-trigger and at the same time is the second input of the control unit. The output of the first RS-trigger is connected to the first input of the first AND element, the second input of which is the first input of the control unit and the clock bus of the spline interpolator. The output of the first AND element is connected to the first input of the second AND element, the output of which is the eighth output of the control unit and is simultaneously connected to the counting input of the first counter. The zeroing input of the first counter is combined with the S-input of the first RS-trigger, and the output is connected to the second group of inputs of the second comparison unit. The first group of inputs of the second comparison unit is the fourth group of inputs of the control unit and the fifth installation bus of the spline interpolator. The output of the second comparison unit is connected to the second input of the second AND element and the R-input of the second RS-trigger. The inverse output of the second RS-trigger is connected to the first input of the third element I. The second input of the third element And is combined with the first input of the second element And and the second input of the fourth element And, and the output is the thirteenth output of the control unit and is simultaneously connected to the counting input of the second counter. The information inputs of the second counter are combined with the information inputs of the third and fourth counters, the second group of inputs of the first comparison unit and at the same time are the third group of inputs of the control unit and the fourth installation bus of the spline interpolator. The outputs of the second counter are connected to the first group of inputs of the third comparison unit. The second group of inputs of the third comparison unit is combined with the first group of inputs of the fifth comparison unit and at the same time is the fifth group of inputs of the control unit and the sixth installation bus of the spline interpolator. The output of the third comparison unit is the eleventh output of the control unit and is simultaneously combined with the zeroing input of the second counter and the counting input of the third counter. The control input of the third counter is combined with the control inputs of the second and fourth counters and the zeroing input of the first counter. The outputs of the third counter are the seventh group of outputs of the control unit and are simultaneously connected to the first group of inputs of the fourth comparison unit. The second group of inputs of the fourth comparison unit is the ninth group of inputs of the control unit and the third installation bus of the spline interpolator. The output of the fourth comparison unit is connected to the S-input of the second RS-trigger and the S-input of the third RS-trigger. The output of the third RS-trigger is connected to the first input of the fourth element And, the output of which is the twelfth output of the control unit and is simultaneously connected to the counting input of the fourth counter. The outputs of the fourth counter are connected to the second group of inputs of the fifth comparison unit. The output of the fifth comparison unit is connected to the input of zeroing of the fourth counter and the input of the delay element, the output of which is the tenth output of the control unit.

Перечисленная новая совокупность существенных признаков предлагаемого устройства обеспечивает более высокую точность интерполяции функций, имеющих непрерывную пятую производную (f(x) ∈ C⁵) и выше. Это достигается тем, что интерполяция осуществляется более точно, исходя из априорной информации о степени гладкости функции.The listed new set of essential features of the proposed device provides a higher accuracy of interpolation of functions having a continuous fifth derivative (f (x) ∈ C ⁵ ) and higher. This is achieved by the fact that the interpolation is carried out more accurately, based on a priori information about the degree of smoothness of the function.

На фиг. 1 приведена структурная схема заявленного устройства; на фиг. 2 - структурная схема блока формирования коэффициентов сплайна; на фиг. 3 - структурная схема блока формирования параметров сплайна; на фиг. 4 - структурная схема блока управления; на фиг. 5 - один из возможных вариантов построения блока памяти; на фиг. 6 - вариант реализации элемента задержки; на фиг. 7 - один из возможных вариантов реализации коммутатора. In FIG. 1 shows a structural diagram of the claimed device; in FIG. 2 is a block diagram of a block for generating spline coefficients; in FIG. 3 is a block diagram of a spline parameter forming unit; in FIG. 4 is a block diagram of a control unit; in FIG. 5 - one of the possible options for building a memory block; in FIG. 6 is an embodiment of a delay element; in FIG. 7 - one of the possible options for implementing the switch.

Сплайн-интерполятор (фиг. 1) состоит из блоков памяти 11 и 17, умножителей 18 - 21, сумматора 22, регистра 23, блока управления 13, счетчика 12, блока формирования коэффициентов сплайна 14 и блока формирования параметров сплайна 16. Группа информационных входов счетчика 12 объединена с адресными входами памяти 11 и одновременно является первой установочной шиной 1 спайн-интерполятора. Вычитающий вход счетчика 12 объединен с входом управления регистра 23 и десятым выходом блока управления 13. Информационные выходы счетчика 12 объединены с шестой группой входов блока управления 13. Первый вход блока управления 13 является тактовой шиной 4 сплайн-интерполятора, второй вход - шиной запуска 5. Одиннадцатый выход блока управления 13 соединен с входом управления второго блока памяти 17. Первая, вторая, третья и четвертая группы информационных выходов блока памяти 17 соединены с первыми группами входов соответственно умножителей 18 - 21. Группы выходов умножителей 18-21 соединены соответственно с первой, второй, третьей и четвертой группами входов сумматора 22. Группа выходов сумматора 22 соединена с информационными входами регистра 23, выходы которого являются группой информационных выходов сплайн-интерполятора. Первая группа входов блока формирования параметров сплайна 16 соединена с информационными выходами блока памяти 11. Вторая группа входов блока формирования параметров сплайна 16 соединена с информационными выходами счетчика 12. Третья группа входов является второй установочной шиной 15 сплайн-интерполятора. Четвертая группа входов объединена с девятой группой входов блока управления 13 и одновременно является третьей установочной шиной 2 сплайн-интерполятора. Пятая, шестая, седьмая и восьмая группы выходов блока формирования параметров сплайна 16 соединены с вторыми группами входов умножителей, соответственно 18 - 21. Девятый вход блока формирования сплайна 16 объединен с управляющим входом сумматора 22 и двенадцатым выходом блока управления 13. Второй вход блока управления 13 объединен с входом управления счетчика 12. Третья группа входов блока управления 13 является четвертой установочной шиной 3 сплайн-интерполятора, четвертая группа входов - пятой установочной шиной 6 сплайн-интерполятора, пятая группа входов - шестой установочной шиной 7 сплайн-интерполятора. Седьмая группа выходов блока управления 13 соединена с четвертой группой входов блока формирования коэффициентов сплайна 14. Пятый вход блока формирования коэффициентов сплайна 14 соединен с восьмым выходом блока управления 13. Тринадцатый выход блока управления 13 соединен с шестым входом блока формирования коэффициентов сплайна 14. Первая группа входов блока формирования коэффициентов сплайна 14 является информационной шиной 8 сплайн-интерполятора, вторая группа входов - седьмой установочной шиной 9 сплайн-интерполятора, третья группа входов - восьмой установочной шиной 10 сплайн-интерполятора. Седьмая группа выходов блока формирования коэффициентов сплайна 14 соединена с информационными входами блока памяти 17. The spline interpolator (Fig. 1) consists of memory blocks 11 and 17, multipliers 18 - 21, an adder 22, a register 23, a control unit 13, a counter 12, a unit for generating coefficients for spline 14 and a unit for generating parameters for spline 16. A group of information inputs of the counter 12 is combined with the address inputs of the memory 11 and at the same time is the first installation bus 1 of the spine interpolator. The subtractive input of the counter 12 is combined with the control input of the register 23 and the tenth output of the control unit 13. The information outputs of the counter 12 are combined with the sixth group of inputs of the control unit 13. The first input of the control unit 13 is the clock bus 4 of the spline interpolator, the second input is the start bus 5. The eleventh output of the control unit 13 is connected to the control input of the second memory unit 17. The first, second, third and fourth groups of information outputs of the memory unit 17 are connected to the first groups of inputs of the multipliers 18 - 21, respectively. Rupp outputs of multipliers 18-21 are connected respectively to the first, second, third and fourth groups of inputs of the adder 22. The output of the adder group 22 is connected to the data inputs of the register 23, outputs of which are a group of information outputs spline interpolator. The first group of inputs of the spline parameter forming unit 16 is connected to the information outputs of the memory unit 11. The second group of inputs of the spline 16 parameter forming unit is connected to the information outputs of the counter 12. The third group of inputs is the second installation bus 15 of the spline interpolator. The fourth group of inputs is combined with the ninth group of inputs of the control unit 13 and at the same time is the third installation bus 2 of the spline interpolator. The fifth, sixth, seventh and eighth output groups of the spline parameter forming unit 16 are connected to the second groups of inputs of the multipliers, respectively 18 - 21. The ninth input of the spline forming unit 16 is combined with the control input of the adder 22 and the twelfth output of the control unit 13. The second input of the control unit 13 combined with the control input of the counter 12. The third group of inputs of the control unit 13 is the fourth installation bus 3 of the spline interpolator, the fourth group of inputs is the fifth installation bus 6 of the spline interpolator, fifth Uppal inputs - sixth mounting rail 7 spline interpolator. The seventh output group of the control unit 13 is connected to the fourth input group of the spline coefficient generation unit 14. The fifth input of the spline coefficient generation unit 14 is connected to the eighth output of the control unit 13. The thirteenth output of the control unit 13 is connected to the sixth input of the spline coefficient generation unit 14. The first group of inputs block spline coefficients 14 is the information bus 8 of the spline interpolator, the second group of inputs is the seventh installation bus 9 of the spline interpolator, the third group of inputs Dov - the eighth installation bus 10 of the spline interpolator. The seventh group of outputs of the block forming the coefficients of the spline 14 is connected to the information inputs of the memory block 17.

Блок формирования коэффициентов сплайна 14 (фиг.2) предназначен для вычисления значений коэффициентов сплайна. Он состоит из блока памяти 14.1, коммутатора 14.2, элементов задержки 14.3, 14.5, 14.8, умножителей 14.4, 14.7, 14.10, сумматора 14.6 и блока вычитания 14.9. Информационные входы блока памяти 14.1 являются первой группой входов блока формирования коэффициентов сплайна 14 и одновременно информационной шиной 8 сплайн-интерполятора. Управляющий вход блока памяти 14.1 является пятым входом блока формирования коэффициентов сплайна 14. Выходы блока памяти 14.1 соединены с информационными входами коммутатора 14.2. Управляющие входы коммутатора 14.2 являются четвертой группой входов блока формирования коэффициентов сплайна 14. Первая группа выходов коммутатора 14.2 через элемент задержки 14.3 соединена с первой группой входов сумматора 14.6. Вторая группа выходов коммутатора 14.2 соединена с первой группой входов умножителя 14.4. Вторая группа входов умножителя 14.4 является второй группой входов блока формирования коэффициентов сплайна 14 и одновременно является седьмой установочной шиной 9 сплайн-интерполятора. Выходы умножителя 14.4 соединены с второй группой входов сумматора 14.6. Третья группа входов сумматора 14.6 соединена с выходами элемента задержки 14.5. Входы элемента задержки 14.5 соединены с третьей группой выходов коммутатора 14.2. Выходы сумматора 14.6 соединены с первой группой входов умножителя 14.7. Вторая группа входов умножителя 14.7 является третьей группой входов блока формирования коэффициентов сплайна 14 и одновременно восьмой установочной шиной 10 сплайн-интерполятора. Выходы умножителя 14.7 соединены с входами вычитаемого блока вычитания 14.9. Входы уменьшаемого блока вычитания 14.9 соединены с выходами элемента задержки 14.8. Выходы элемента задержки 14.8 соединены с второй группой выходов коммутатора 14.2. Управляющий вход элемента задержки 14.8 объединен с входами управления элементов задержки 14.3 и 14.5, сумматора 14.6, блока вычитания 14.9 и одновременно является шестым входом блока формирования коэффициентов сплайна 14. Выходы блока вычитания 14.9 соединены с первой группой входов умножителя 14.10. Вторая группа входов умножителя 14.10 объединена с второй группой входов умножителя 14.7. Выходы умножителя 14.10 являются седьмым выходом блока формирования коэффициентов сплайна 14. Block forming the coefficients of the spline 14 (figure 2) is designed to calculate the values of the coefficients of the spline. It consists of a memory block 14.1, a switch 14.2, delay elements 14.3, 14.5, 14.8, multipliers 14.4, 14.7, 14.10, an adder 14.6 and a subtraction block 14.9. The information inputs of the memory block 14.1 are the first group of inputs of the block forming the coefficients of the spline 14 and at the same time the information bus 8 of the spline interpolator. The control input of the memory block 14.1 is the fifth input of the block forming the coefficients of the spline 14. The outputs of the memory block 14.1 are connected to the information inputs of the switch 14.2. The control inputs of the switch 14.2 are the fourth group of inputs of the block forming the coefficients of the spline 14. The first group of outputs of the switch 14.2 through the delay element 14.3 is connected to the first group of inputs of the adder 14.6. The second group of outputs of the switch 14.2 is connected to the first group of inputs of the multiplier 14.4. The second group of inputs of the multiplier 14.4 is the second group of inputs of the block forming the coefficients of the spline 14 and at the same time is the seventh installation bus 9 of the spline interpolator. The outputs of the multiplier 14.4 are connected to the second group of inputs of the adder 14.6. The third group of inputs of the adder 14.6 is connected to the outputs of the delay element 14.5. The inputs of the delay element 14.5 are connected to the third group of outputs of the switch 14.2. The outputs of the adder 14.6 are connected to the first group of inputs of the multiplier 14.7. The second group of inputs of the multiplier 14.7 is the third group of inputs of the block forming the coefficients of the spline 14 and at the same time the eighth installation bus 10 of the spline interpolator. The outputs of the multiplier 14.7 are connected to the inputs of the subtracted subtraction block 14.9. The inputs of the reduced block subtraction 14.9 are connected to the outputs of the delay element 14.8. The outputs of the delay element 14.8 are connected to the second group of outputs of the switch 14.2. The control input of the delay element 14.8 is combined with the control inputs of the delay elements 14.3 and 14.5, the adder 14.6, the subtraction unit 14.9 and at the same time is the sixth input of the spline coefficient generation unit 14. The outputs of the subtraction unit 14.9 are connected to the first group of inputs of the multiplier 14.10. The second group of inputs of the multiplier 14.10 is combined with the second group of inputs of the multiplier 14.7. The outputs of the multiplier 14.10 are the seventh output of the block forming the coefficients of the spline 14.

Блок формирования параметров сплайна 16 (фиг.3) предназначен для вычисления значений параметров сплайна. Он состоит из умножителей 16.1, 16.5, 16.6, 16.7, 16.8, 16.9, 16.10, 16.11, 16.12, 16.14, 16.15, сумматоров 16.2 и 16.4, преобразователя в дополнительный код 16.3, блоков вычитания 16.13 и 16.16, элементов задержки 16.17 и 16.18. Первая группа входов умножителя 16.1 является первой группой входов блока формирования параметров сплайна 16. Вторая группа входов умножителя 16.1 является второй группой входов блока формирования параметров сплайна 16. Выходы умножителя 16.1 соединены с первой и второй группами входов умножителя 16.6 и второй группой входов умножителя 16.10. Первая группа входов умножителя 16.10 соединена с выходами умножителя 16.6. Выходы умножителя 16.10 соединены с первой группой входов умножителя 16.14 и входами элемента задержки 16.17. Выходы элемента задержки 16.17 являются шестой группой выходов блока формирования параметров сплайна 16. Управляющий вход элемента задержки 16.17 является девятым входом блока формирования параметров сплайна 16 и одновременно объединен с входом управления блока вычитания 16.13. Входы вычитаемого блока вычитания 16.13 соединены с выходами умножителя 16.14. Выходы блока вычитания являются пятой группой выходов блока формирования параметров сплайна 16. Входы уменьшаемого блока вычитания 16.13 соединены с выходами умножителя 16.9. Первая группа входов умножителя 16.9 соединена с выходами умножителя 16.5, а вторая группа входов объединена с второй и первой группами входов умножителя 16.5 и выходами сумматора 16.2. Управляющий вход сумматора 16.2 объединен с управляющим входом блока вычитания 16.13. Первая группа входов сумматора 16.2 объединена с входами преобразователя в дополнительный код 16.3 и выходами умножителя 16.1. Вторая группа входов сумматора 16.2 является третьей группой входов блока формирования параметров сплайна 16 и одновременно второй установочной шиной 15 сплайн-интерполятора и соединена с второй группой входов сумматора 16.4. Первая группа входов сумматора 16.4 соединена с выходами преобразователя в дополнительный код 16.3, первой и второй группами входов умножителя 16.7 и второй группой входов умножителя 16.11. Первая группа входов умножителя 16.11 соединена с выходами умножителя 16.7. Выходы умножителя 16.11 соединены с входами элемента задержки 16.18 и первой группой входов умножителя 16.15. Вторая группа входов умножителя 16.15 объединена с второй группой входов умножителя 16.14 и одновременно является четвертой группой входов блока формирования параметров сплайна 16 и третьей установочной шиной 2 сплайн-интерполятора. Выходы умножителя 16.15 соединены с входами вычитаемого блока вычитания 16.16, выходы которого являются восьмой группой выходов блока формирования параметров сплайна 16. Входы уменьшаемого блока вычитания 16.16 соединены с выходами умножителя 16.12. Первая группа входов умножителя 16.12 соединена с выходами умножителя 16.8. Вторая группа входов умножителя 16.12 объединена с второй и первой группами входов умножителя 16.8 и выходами сумматора 16.4. Управляющий вход сумматора 16.4 объединен с управляющими входами блока вычитания 16.16, элемента задержки 16.17 и элемента задержки 16.18. Выходы элемента задержки 16.18 являются седьмой группой выходов блока формирования параметров сплайна 16. Block forming the parameters of the spline 16 (figure 3) is designed to calculate the values of the parameters of the spline. It consists of multipliers 16.1, 16.5, 16.6, 16.7, 16.8, 16.9, 16.10, 16.11, 16.12, 16.14, 16.15, adders 16.2 and 16.4, a converter to additional code 16.3, subtraction blocks 16.13 and 16.16, delay elements 16.17 and 16.18. The first group of inputs of the multiplier 16.1 is the first group of inputs of the unit for generating parameters of the spline 16. The second group of inputs of the multiplier 16.1 is the second group of inputs of the unit for generating the parameters of spline 16. The outputs of the multiplier 16.1 are connected to the first and second groups of inputs of the multiplier 16.6 and the second group of inputs of the multiplier 16.10. The first group of inputs of the multiplier 16.10 is connected to the outputs of the multiplier 16.6. The outputs of the multiplier 16.10 are connected to the first group of inputs of the multiplier 16.14 and the inputs of the delay element 16.17. The outputs of the delay element 16.17 are the sixth group of outputs of the block forming the parameters of the spline 16. The control input of the delay element 16.17 is the ninth input of the block forming the parameters of the spline 16 and is simultaneously combined with the control input of the subtracting unit 16.13. The inputs of the subtracted subtraction block 16.13 are connected to the outputs of the multiplier 16.14. The outputs of the subtraction block are the fifth group of outputs of the block forming the parameters of the spline 16. The inputs of the reduced block of subtraction 16.13 are connected to the outputs of the multiplier 16.9. The first group of inputs of the multiplier 16.9 is connected to the outputs of the multiplier 16.5, and the second group of inputs is combined with the second and first groups of the inputs of the multiplier 16.5 and the outputs of the adder 16.2. The control input of the adder 16.2 is combined with the control input of the subtraction block 16.13. The first group of inputs of the adder 16.2 is combined with the inputs of the Converter in the additional code 16.3 and the outputs of the multiplier 16.1. The second group of inputs of the adder 16.2 is the third group of inputs of the block forming the parameters of the spline 16 and at the same time the second installation bus 15 of the spline interpolator and is connected to the second group of inputs of the adder 16.4. The first group of inputs of the adder 16.4 is connected to the outputs of the Converter in additional code 16.3, the first and second groups of inputs of the multiplier 16.7 and the second group of inputs of the multiplier 16.11. The first group of inputs of the multiplier 16.11 is connected to the outputs of the multiplier 16.7. The outputs of the multiplier 16.11 are connected to the inputs of the delay element 16.18 and the first group of inputs of the multiplier 16.15. The second group of inputs of the multiplier 16.15 is combined with the second group of inputs of the multiplier 16.14 and at the same time is the fourth group of inputs of the block forming the parameters of the spline 16 and the third installation bus 2 of the spline interpolator. The outputs of the multiplier 16.15 are connected to the inputs of the subtracted subtraction block 16.16, the outputs of which are the eighth group of outputs of the block forming the parameters of the spline 16. The inputs of the reduced block of subtraction 16.16 are connected to the outputs of the multiplier 16.12. The first group of inputs of the multiplier 16.12 is connected to the outputs of the multiplier 16.8. The second group of inputs of the multiplier 16.12 is combined with the second and first groups of inputs of the multiplier 16.8 and the outputs of the adder 16.4. The control input of the adder 16.4 is combined with the control inputs of the subtraction block 16.16, the delay element 16.17 and the delay element 16.18. The outputs of the delay element 16.18 are the seventh group of outputs of the block forming the parameters of the spline 16.

Блок управления 13 (фиг.4) предназначен для синхронизации работы устройства. Он состоит из элементов И 13.3, 13.4, 13.8 и 13.14, RS-триггеров 13.1, 13.7 и 13.11, счетчиков 13.5, 13.9, 13.12, 13.16, блоков сравнения 13.2, 13.6, 13.10, 13.13, 13.15 и элемента задержки 13.17. Первая группа входов элемента сравнения 13.2 является шестой группой входов блока управления 13, а выход соединен с R-входом RS-триггера 13.1. S-вход RS-триггера 13.1 объединен с R-входом RS-триггера 13.11 и одновременно является вторым входом блока управления 13. Выход RS-триггера 13.1 соединен с первым входом элемента И 13.3, второй вход которого является первым входом блока управления 13 и тактовый шиной 4 сплайн-интерполятора. Выход элемента И 13.3 соединен с первым входом элемента И 13.4, выход которого является восьмым выходом блока управления 13 и одновременно соединен с счетным входом счетчика 13.5. Вход обнуления счетчика 13.5 объединен с S-входом RS-триггера 13.1, а выходы соединены с второй группой входов блока сравнения 13.6. Первая группа входов блока сравнения 13.6 является четвертой группой входов блока управления 13 и пятой установочной шиной 6 сплайн-интерполятора. Выход блока сравнения 13.6 соединен с вторым входом элемента И 13.4 и R-входом RS-триггера 13.7. Инверсный выход RS-триггера 13.7 соединен с первым входом элемента И 13.8, второй вход которого объединен с первым входом элемента И 13.4 и вторым входом элемента И 13.14. Выход элемента И 13.8 является тринадцатым выходом блока управления 13 и одновременно соединен с счетным входом счетчика 13.9. Информационные входы счетчика 13.9 объединены с информационными входами счетчиков 13.12 и 13.16, второй группой входов блока сравнения 13.2 и одновременно являются третьей группой входов блока управления 13 и четвертой установочной шиной 3 сплайн-интерполятора. Выходы счетчика 13.9 соединены с первой группой входов блока сравнения 13.10, вторая группа входов которого объединена с первой группой входов блока сравнения 13.15 и одновременно является пятой группой входов блока управления 13 и шестой установочной шиной 7 сплайн-интерполятора. Выход блока сравнения 13.10 является одиннадцатым выходом блока управления 13 и одновременно объединен с входом обнуления счетчика 13.9 и счетным входом счетчика 13.12. Управляющий вход счетчика 13.12 объединен с управляющими входами счетчиков 13.9 и 13.16 и входом обнуления счетчика 13.5. Выходы счетчика 13.12 являются седьмой группой выходов блока управления 13 и одновременно соединены с первой группой входов блока сравнения 13.13, вторая группа входов которого является девятой группой входов блока управления 13 и третьей установочной шиной 2 сплайн-интерполятора. Выход блока сравнения 13.13 соединен с S-входом RS-триггера 13.7 и S-входом RS-триггера 13.11. Выход RS-триггера 13.11 соединен с первым входом элемента И 13.14, выход которого является двенадцатым выходом блока управления 13 и одновременно соединен с счетным входом счетчика 13.16. Выходы счетчика 13.16 соединены с второй группой входов блока сравнения 13.15. Выход блока сравнения 13.15 соединен с входом обнуления счетчика 13.16 и входом элемента задержки 13.17, выход которого является десятым выходом блока управления 13. The control unit 13 (figure 4) is designed to synchronize the operation of the device. It consists of the elements And 13.3, 13.4, 13.8 and 13.14, RS-triggers 13.1, 13.7 and 13.11, counters 13.5, 13.9, 13.12, 13.16, comparison blocks 13.2, 13.6, 13.10, 13.13, 13.15 and delay element 13.17. The first group of inputs of the comparison element 13.2 is the sixth group of inputs of the control unit 13, and the output is connected to the R-input of the RS-trigger 13.1. The S-input of the RS-flip-flop 13.1 is combined with the R-input of the RS-flip-flop 13.11 and at the same time is the second input of the control unit 13. The output of the RS-flip-flop 13.1 is connected to the first input of the AND element 13.3, the second input of which is the first input of the control unit 13 and the clock bus 4 spline interpolators. The output of the element And 13.3 is connected to the first input of the element And 13.4, the output of which is the eighth output of the control unit 13 and is simultaneously connected to the counting input of the counter 13.5. The counter zeroing input 13.5 is combined with the S-input of the RS-trigger 13.1, and the outputs are connected to the second group of inputs of the comparison block 13.6. The first group of inputs of the comparison unit 13.6 is the fourth group of inputs of the control unit 13 and the fifth installation bus 6 of the spline interpolator. The output of the comparison unit 13.6 is connected to the second input of the AND element 13.4 and the R-input of the RS-trigger 13.7. The inverse output of the RS-trigger 13.7 is connected to the first input of the element And 13.8, the second input of which is combined with the first input of the element And 13.4 and the second input of the element And 13.14. The output of the element And 13.8 is the thirteenth output of the control unit 13 and is simultaneously connected to the counting input of the counter 13.9. The information inputs of the counter 13.9 are combined with the information inputs of the counters 13.12 and 13.16, the second group of inputs of the comparison unit 13.2 and at the same time are the third group of inputs of the control unit 13 and the fourth installation bus 3 of the spline interpolator. The outputs of the counter 13.9 are connected to the first group of inputs of the comparison unit 13.10, the second group of inputs of which is combined with the first group of inputs of the comparison unit 13.15 and at the same time is the fifth group of inputs of the control unit 13 and the sixth installation bus 7 of the spline interpolator. The output of the comparison unit 13.10 is the eleventh output of the control unit 13 and is simultaneously combined with the input of zeroing the counter 13.9 and the counting input of the counter 13.12. The control input of the counter 13.12 is combined with the control inputs of the counters 13.9 and 13.16 and the input of resetting the counter 13.5. The outputs of the counter 13.12 are the seventh group of outputs of the control unit 13 and are simultaneously connected to the first group of inputs of the comparison unit 13.13, the second group of inputs of which is the ninth group of inputs of the control unit 13 and the third installation bus 2 of the spline interpolator. The output of the comparison unit 13.13 is connected to the S-input of the RS-trigger 13.7 and the S-input of the RS-trigger 13.11. The output of the RS-trigger 13.11 is connected to the first input of the AND element 13.14, the output of which is the twelfth output of the control unit 13 and is simultaneously connected to the counting input of the counter 13.16. The outputs of the counter 13.16 are connected to the second group of inputs of the comparison unit 13.15. The output of the comparison unit 13.15 is connected to the input of the zeroing counter 13.16 and the input of the delay element 13.17, the output of which is the tenth output of the control unit 13.

Предлагаемое устройство работает следующим образом. The proposed device operates as follows.

Известно (Желудев В.А. Локальная сплайн-аппроксимация на равномерной сетке. Журнал вычислительной математики и математической физики. 1987, т. 27, N 9, с. 1296-1310; Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. Журнал вычислительной математики и математической физики, 1987. т. 27, N 1, с. 22-34), что выражение для вычисления s-й производной сплайна можно записать следующим образом:

где
h - шаг между отсчетами функции f(x);
b

\binom{m}{h}

- B-сплайн степени m-1:

C

\binom{m}{i}

- число сочетаний из m по i:

x = h(N+τ), τ∈ [0,1].
Для кубического сплайна коэффициент g

\binom{m+s}{n}

в выражении (2) вычисляется по формуле

При s = 0 выражение (2) упрощается. В этом случае для кубического сплайна (m-1 = 3) имеем

Известно (Желудев В. А. Локальная сплайн-аппроксимация на равномерной сетке. Журнал вычислительной математики и математической физики. 1987, т. 27, N 9, с. 1296-1310; Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. Журнал вычислительной математики и математической физики. 1987, т. 27, N 1, с. 22-34), что значение B-сплайна b

\binom{4}{h}

(x) отлично от нуля на участке (0, 4h) и на различных интервалах наблюдения определяется следующим образом:

Учитывая, что носитель B-сплайна supp (b_h(x) = (0, 4h) и b⁴(x) симметричен относительно точки h•m/2, получают для интервалов

Тогда

Реализация (5) в виде устройства позволяет вычислять функции f(X)∈ C⁵ с точностью, определяемой погрешностью (Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. Журнал вычислительной математики и математической физики. 1987, т. 27, N 1, с. 24)

Точность же устройства-прототипа не лучше

Поэтому, например, для функций f∈ C⁵ при h = 0.1 и в случае f

\binom{(3)}{max}

≈ f

\binom{(4)}{max}

выигрыш может достигать μ₁/μ₂≈ 17 .It is known (Zheludev V.A. Local spline approximation on a uniform grid. Journal of Computational Mathematics and Mathematical Physics. 1987, v. 27, No. 9, pp. 1296-1310; Zheludev V.A. Restoration of functions and their derivatives from grid data with an error using local splines. Journal of Computational Mathematics and Mathematical Physics, 1987. v. 27, No. 1, pp. 22-34) that the expression for calculating the s-th derivative of a spline can be written as follows:

Where
h is the step between the samples of the function f (x);
b

\binom{m}{h}

- B-spline of degree m-1:

C

\binom{m}{i}

- the number of combinations from m to i:

x = h (N + τ), τ∈ [0,1].
For a cubic spline, the coefficient g

\binom{m + s}{n}

in expression (2) is calculated by the formula

For s = 0, expression (2) is simplified. In this case, for the cubic spline (m-1 = 3), we have

It is known (V. Zheludev. Local spline approximation on a uniform grid. Journal of Computational Mathematics and Mathematical Physics. 1987, v. 27, No. 9, p. 1296-1310; VA Zheludev. Restoration of functions and their derivatives from grid data with an error using local splines. Journal of Computational Mathematics and Mathematical Physics. 1987, v. 27, No. 1, pp. 22-34), that the value of the B-spline b

\binom{4}{h}

(x) is nonzero in (0, 4h) and at different observation intervals is defined as follows:

Given that the support of the B-spline supp (b _h (x) = (0, 4h) and b ⁴ (x) is symmetric with respect to the point h • m / 2, we obtain for the intervals

Then

Implementation of (5) in the form of a device allows one to calculate the functions f (X) ∈ C ⁵ with an accuracy determined by the error (Zheludev V.A. Restoration of functions and their derivatives from grid data with an error using local splines. Journal of Computational Mathematics and Mathematical Physics. 1987, v. 27, No. 1, p. 24)

The accuracy of the prototype device is no better.

Therefore, for example, for functions f∈ C ⁵ for h = 0.1 and in the case f

\binom{(3)}{max}

≈ f

\binom{(4)}{max}

the gain can reach μ ₁ / μ ₂ ≈ 17.

Работа сплайн-интерполятора на основе фиг. 1 и выражений (5) и (6) осуществляется следующим образом. The operation of the spline interpolator based on FIG. 1 and expressions (5) and (6) is carried out as follows.

В исходном состоянии на первую установочную шину 1 подается код числа M. На тактовую шину 4 поступают тактовые импульсы типа меандр. На третьей установочной шине 2 присутствует код числа 4, на четвертой установочной шине 3 - код числа 0, на пятой установочной шине 6 - код числа 6, на шестой установочной шине 7 - код числа 5, на седьмой установочной шине 9 - код числа -2, на восьмой установочной шине 10 - код числа 1/6, на второй установочной шине 15 - код числа 1. В блоке памяти 11 записаны значения τ₀ таким образом, что в ячейке с адресом M хранится значение τ₀ , равное 1/(1 + M).In the initial state, the code of the number M is supplied to the first installation bus 1. The clock bus 4 receives meander-type clock pulses. On the third installation bus 2 there is a code of the number 4, on the fourth installation bus 3 - the code of the number 0, on the fifth installation bus 6 - the code of the number 6, on the sixth installation bus 7 - the code of the number 5, on the seventh installation bus 9 - the code of the number -2 , on the eighth installation bus 10, the code is the number 1/6, on the second installation bus 15, the code is the number 1. In the memory unit 11, the values of τ ₀ are written in such a way that in the cell with the address M the value τ ₀ equal to 1 / (1 + M).

С подачей на шину запуска 5 импульса положительной полярности в счетчик 12 записывается код числа M. Следует отметить, что временному положению передних фронтов тактовых импульсов далее будут соответствовать новые такты работы устройства. When a positive polarity pulse is applied to the trigger bus 5, the code of the number M is recorded in counter 12. It should be noted that the new clock cycles of the device will correspond to the temporary position of the leading edges of the clock pulses.

На 1 - 6 тактах работы устройства на информационную шину 8 подаются отсчеты функции f(x): f_-2, f_-1, ... f₃, которые поступают в блок формирования коэффициентов сплайна 14. На 7 - 11 тактах работы устройства под воздействием управляющих сигналов, подаваемых на седьмую установочную шину 9 и восьмую установочную шину 10, а также сигналов, поступающих с выходов 7, 8 и 13 блока управления 13, в блоке формирования коэффициентов сплайна 14 происходит вычисление коэффициента (1/6)•g $\binom{4}{-1}$ . В конце 11 такта работы устройства полученное значение (1/6)•g $\binom{4}{-1}$ переписывается в блок памяти 17 под воздействием импульса, поступающего на его управляющий вход с выхода 11 блока управления 13.At 1 - 6 cycles of the device’s operation, data of function f (x): f _-2 , f _-1 , ... f ₃ , which enter the block for generating coefficients of spline 14, are fed to the information bus 8. At 7–11 cycles of the device’s operation the influence of the control signals supplied to the seventh installation bus 9 and the eighth installation bus 10, as well as the signals from the outputs 7, 8 and 13 of the control unit 13, in the block forming the coefficients of the spline 14, the coefficient is calculated (1/6) • g $\binom{4}{-1}$ . At the end of the 11 clock cycle of the device, the obtained value (1/6) • g $\binom{4}{-1}$ corresponds to the memory block 17 under the influence of a pulse supplied to its control input from the output 11 of the control unit 13.

На 12 - 26 тактах работы устройства аналогичным образом в блоке формирования коэффициентов сплайна 14 вычисляются значения (1/6)•g $\binom{4}{-1}$ ,(1/6)•g $\binom{4}{0}$ ,(1/6)•g $\binom{4}{1}$ ,(1/6)•g $\binom{4}{2}$ , которые записываются в блок памяти 17.At 12 - 26 cycles of operation of the device, in a similar way, values (1/6) • g are calculated in the block for generating coefficients of spline 14 $\binom{4}{-1}$ , (1/6) • g $\binom{4}{0}$ , (1/6) • g $\binom{4}{1}$ , (1/6) • g $\binom{4}{2}$ which are recorded in the memory unit 17.

На 27 - 31 тактах работы устройства под воздействием информационных сигналов, поступающих с выходов блоков 11 и 12, а также подаваемых на третью и вторую установочные шины 2 и 15 устройства и управляющих сигналов (с выхода 12 блока управления 13), в блоке формирования параметров сплайна 16 происходит вычисление значений τ³,[(1+τ)³-4τ³],[(2-τ)³-4(1-τ)³,(1+τ)³] . Полученные величины поступают на первые входы блоков умножения 18 - 21. На вторые входы последних поступают соответствующие значения (1/6)•g $\binom{4}{-1}$ ,(1/6)•g $\binom{4}{0}$ ,(1/6)•g $\binom{4}{1}$ ,(1/6)•g $\binom{4}{2}$ с информационных выходов блока 14.At 27 - 31 clock cycles of the device under the influence of information signals coming from the outputs of blocks 11 and 12, as well as supplied to the third and second installation buses 2 and 15 of the device and control signals (from the output 12 of the control unit 13), in the spline parameter generation unit 16, the values of τ ³ , [(1 + τ) ³ -4τ ³ ], [(2-τ) ³ -4 (1-τ) ³ , (1 + τ) ³ ] are calculated. The obtained values are received at the first inputs of the multiplication blocks 18 - 21. The corresponding values (1/6) • g are received at the second inputs of the last $\binom{4}{-1}$ , (1/6) • g $\binom{4}{0}$ , (1/6) • g $\binom{4}{1}$ , (1/6) • g $\binom{4}{2}$ from the information outputs of block 14.

В результате выполнения операций умножения на 32 такте работы устройства на выходах блоков умножения 18 - 21 формируются произведения

Последние поступают на соответствующие группы входов сумматора 22.As a result of performing multiplication operations on a 32 clock cycle of the device at the outputs of the multiplication units 18 - 21, works are formed

The latter arrive at the corresponding groups of inputs of the adder 22.

На 33 такте работы устройства в сумматоре 22 производится суммирование указанных произведений под воздействием сигналов, поступающих на его управляющий вход (с выхода 12 блока управления 13), в результате чего на выходе сумматора 22 формируется значение функции f(x) в первой точке интерполяции. At the 33th clock cycle of the device in the adder 22, these products are summed up under the influence of signals arriving at its control input (from the output of the control unit 13), as a result of which the value of the function f (x) at the first interpolation point is generated at the output of the adder 22.

В конце 33 такта работы устройства полученное значение функции f(x) записывается в регистр 23 при помощи единичного импульса, поступающего с выхода 10 блока управления 13 на вход записи регистра 23. At the end of 33 clock cycles of the device, the obtained value of the function f (x) is recorded in register 23 using a single pulse from output 10 of the control unit 13 to the input of the register register 23.

Кроме того, единичный импульс с выхода 10 блока управления 13 поступает на вычитающий вход счетчика 12, уменьшая его содержимое на единицу. In addition, a single pulse from the output 10 of the control unit 13 is supplied to the subtracting input of the counter 12, reducing its contents by one.

Далее алгоритм работы устройства аналогичен. В блоке 16 формируются значения параметров сплайна, а в блоках 18 - 22 вычисляются значения функции f(x), которые записываются в регистр 23. Данная операция повторяется для значений τ, равных τ₀•(M-1), затем τ₀•(M-2) и т.д. до тех пор, пока содержимое счетчика 12 не станет равным нулю. При этом код числа 0 с выхода счетчика 12 поступает на вход 6 блока управления 13, который останавливает работу устройства. На этом работа устройства по вычислению значений функции f(x) завершается. Устройство готово к новому циклу работы.Further, the algorithm of the device is similar. In block 16, the values of the spline parameters are generated, and in blocks 18 - 22, the values of the function f (x) are calculated, which are recorded in register 23. This operation is repeated for values of τ equal to τ ₀ • (M-1), then τ ₀ • ( M-2) etc. until the contents of counter 12 become zero. In this case, the code number 0 from the output of the counter 12 is fed to the input 6 of the control unit 13, which stops the operation of the device. This completes the work of the device for calculating the values of the function f (x). The device is ready for a new cycle of work.

Работа блока формирования коэффициентов сплайна 14 на основе выражения (6) и фиг. 2 осуществляется следующим образом. The operation of the block forming the coefficients of the spline 14 based on the expression (6) and FIG. 2 is carried out as follows.

В исходном состоянии на вход 2 подается код числа -2 с седьмой установочной шины 9 устройства. На вход 3 подается код числа 1/6 с восьмой установочной шины 10 устройства. На вход 4 поступает управляющий сигнал - код числа 0 с выхода 7 блока управления 13. In the initial state, input 2 is supplied with the code number -2 from the seventh installation bus 9 of the device. At input 3, the code number 1/6 is supplied from the eighth installation bus 10 of the device. Input 4 receives a control signal - code number 0 from output 7 of control unit 13.

На 1 - 6 тактах работы сплайн-интерполятора под воздействием управляющих импульсов (с выхода 7 блока 13), поступающих на вход 5 блока 14 и воздействующих на вход управления блока памяти 14.1, происходит запись значений функции f(x): f_-2, f_-1,... f₃. Последние поступают на вход 1 блока формирования коэффициентов сплайна 14 и далее информационные входы блока памяти 14.1. При этом на вход 6 блока 14 сигналы не поступают. Поэтому блоки 14.3 - 14.10 в работе не участвуют.At 1 - 6 clock cycles of the spline interpolator under the influence of control pulses (from the output 7 of block 13) received at the input 5 of block 14 and acting on the control input of the memory block 14.1, the values of the function f (x) are recorded: f _-2 , f _-1 , ... f ₃ . The latter are fed to input 1 of the block forming the coefficients of the spline 14 and then the information inputs of the memory block 14.1. In this case, the input 6 of block 14 does not receive signals. Therefore, blocks 14.3 - 14.10 are not involved in the work.

На управляющие входы коммутатора 14.2 поступает код числа 0 с выхода 7 блока управления 13. Это необходимо для распределения информации, снимаемой с выходов блока памяти 14.1. Коммутатор 14.2 передает отсчеты функции f(x) следующим образом: f_-2 - на вход элемента задержки 14.3; f_-1 - на первый вход блока умножения 14.4 и вход элемента задержки 14.8; f₀ - на вход элемента задержки 14.5.The control inputs of the switch 14.2 receives the code number 0 from the output 7 of the control unit 13. This is necessary for the distribution of information taken from the outputs of the memory unit 14.1. The switch 14.2 transfers the samples of the function f (x) as follows: f _-2 - to the input of the delay element 14.3; f _-1 - at the first input of the multiplication block 14.4 and the input of the delay element 14.8; f ₀ - to the input of the delay element 14.5.

На 7 - 11 тактах работы устройства на вход 6 блока 14 поступают управляющие импульсы (с выхода 13 блока управления 13). В блоке умножения 14.4 происходит умножение значения отсчета f_-1 на число -2, код которого поступает на второй вход блока умножения. Полученное произведение поступает с выхода блока умножения 14.4 на вход сумматора 14.6. На другие входы сумматора 14.6 с выходов элементов задержки 14.3 и 14.5 поступают значения соответственно f_-2 и f₀. В результате выполнения операции суммирования на выходе сумматора 14.6 формируется значение f₀-2f_-1+f_-2. Последнее поступает на первый вход блока умножения 14.7, на второй вход которого подается код числа 1/6. В результате выполнения операции умножения на выходе блока умножения 14.7 формируется значение (1/6)•[f₀-2f_-1+f_-2]. Данная величина поступает на вход вычитаемого блока вычитания 14.9, на вход уменьшаемого которого подается значение f_-1 с выхода элемента задержки 14.8. В результате выполнения операции вычитания на выходе блока вычитания 14.9 формируется значение f_-1 - (1/6) • [f₀ - 2f_-1 + f_-2]. Последнее поступает на первый вход блока умножения 14.10, на второй вход которого подается код числа 1/6. В результате выполнения операции умножения на выходе блока умножения формируется значение (1/6)•g_-1 = (1/6) • {f_-1 - (1/6) • [f₀ - 2f_-1 + f_-2]}. Данное значение затем переписывается в блок памяти 17.At 7 - 11 clock cycles of the device, control pulses are received at input 6 of block 14 (from output 13 of control unit 13). In the multiplication block 14.4, the value of the reference f _-1 is multiplied by the number -2, the code of which is fed to the second input of the multiplication block. The resulting product comes from the output of the multiplication block 14.4 to the input of the adder 14.6. Other inputs of the adder 14.6 from the outputs of the delay elements 14.3 and 14.5 receive values, respectively, f _-2 and f ₀ . As a result of the operation of summation at the output of the adder 14.6, the value f ₀ -2f _-1 + f _-2 is generated. The latter enters the first input of the multiplication block 14.7, the second input of which is supplied with the code of the number 1/6. As a result of the multiplication operation, the value of (1/6) • [f ₀ -2f _-1 + f _-2 ] is generated at the output of the multiplication block 14.7. This value is fed to the input of the subtracted subtraction block 14.9, to the input of which it is reduced the value f _-1 is supplied from the output of the delay element 14.8. As a result of the subtraction operation, the value f _-1 - (1/6) • [f ₀ - 2f _-1 + f _-2 ] is generated at the output of the subtraction block 14.9. The latter goes to the first input of the multiplication block 14.10, the second input of which is fed the code number 1/6. As a result of the operation of multiplication, the output of the multiplication block generates the value (1/6) • g _-1 = (1/6) • {f _-1 - (1/6) • [f ₀ - 2f _-1 + f _-2 ] }. This value is then overwritten in the memory block 17.

На 12 - 16 тактах работы устройства на управляющие входы коммутатора 14.2 поступает код числа 1 с выхода 7 блока управления 13. В результате этого соответствующие выходы блока памяти 14.1 коммутируются блоком 14.2 таким образом, что отсчет функции f(x) поступают: f_-1 - на вход элемента задержки 14.3; f₀ - на первый вход блока умножения 14.4 и вход элемента задержки 14.8; f₁ - на вход элемента задержки 14.5. Далее работа блока формирования коэффициентов сплайна 14 по вычислению значения (1/6)• g $\binom{4}{0}$ = (1/6) • {f₀-(1/6) • [f₁-2f₀+f_-1]} повторяется по описанному выше алгоритму.At 12 - 16 cycles of operation of the device, the control inputs of the switch 14.2 receive a code of the number 1 from the output 7 of the control unit 13. As a result, the corresponding outputs of the memory block 14.1 are switched by the block 14.2 so that the count of the function f (x) is received: f _-1 - input delay element 14.3; f ₀ - at the first input of the multiplication block 14.4 and the input of the delay element 14.8; f ₁ - to the input of the delay element 14.5. Next, the work of the block forming the coefficients of spline 14 to calculate the value (1/6) • g $\binom{4}{0}$ = (1/6) • {f ₀ - (1/6) • [f ₁ -2f ₀ + f _-1 ]} is repeated according to the algorithm described above.

На 17 - 21 тактах работы устройства аналогичным образом в блоке формирования коэффициентов сплайна 14 вычисляется значение (1/6)• g $\binom{4}{1}$ = (1/6)• { f_-1-(1/6)•[f₂-2f₁+f₀] } При этом на управляющий вход коммутатора 14.2 подается код числа 2. В результате этого соответствующие выходы блока памяти 14.1 коммутируются блоком 14.2 таким образом, что отсчет функции f(x) поступают: f₀ - на вход элемента задержки 14.3; f₁ - на первый блок умножения 14.4 и вход элемента задержки 14.8; f₂ - на вход задержки 14.5.At 17 - 21 cycles of the device’s operation, in a similar way, the value (1/6) • g is calculated in the block for generating the coefficients of spline 14 $\binom{4}{1}$ = (1/6) • {f _-1 - (1/6) • [f ₂ -2f ₁ + f ₀ ]} In this case, the code of number 2 is supplied to the control input of the switch 14.2. As a result, the corresponding outputs of the memory block 14.1 are switched block 14.2 so that the reference function f (x) is received: f ₀ - at the input of the delay element 14.3; f ₁ - to the first block of multiplication 14.4 and the input of the delay element 14.8; f ₂ - input delay 14.5.

На 22 - 26 тактах работы устройства в блоке формирования коэффициентов сплайна 14 вычисляется значение (1/6)•g $\binom{4}{2}$ = (1/6)•{f₂-(1/6)•[f₃-2f₂+f₁]}. При этом на управляющий вход коммутатора 14.2 поступает код числа 3. В результате этого соответствующие выходы блока памяти 14.1 коммутируются блоком 14.2 таким образом, что отсчет функции f(x) поступают: f₁ - на вход элемента задержки 14.3; f₂ - на первый вход блока умножения 14.4 и вход элемента задержки 14.8; f₃ - на вход элемента задержки 14.5.At 22 - 26 cycles of the device’s operation, the value (1/6) • g is calculated in the block for generating coefficients of spline 14 $\binom{4}{2}$ = (1/6) • {f ₂ - (1/6) • [f ₃ -2f ₂ + f ₁ ]}. In this case, the code of the number 3 is received at the control input of the switch 14.2. As a result, the corresponding outputs of the memory block 14.1 are switched by the block 14.2 so that the readout of the function f (x) is received: f ₁ - to the input of the delay element 14.3; f ₂ - at the first input of the multiplication block 14.4 and the input of the delay element 14.8; f ₃ - to the input of the delay element 14.5.

В конце 26 такта работы устройства работа блока 14 по формированию значений коэффициентов сплайна завершается. At the end of 26 clock cycle of the device, the operation of block 14 to generate the values of the spline coefficients is completed.

Работа блока формирования параметров сплайна 16 на основе фиг. 3 осуществляется следующим образом. The operation of the spline parameter forming unit 16 based on FIG. 3 is carried out as follows.

В исходном состоянии на вход 3 блока формирования параметров сплайна 16 подается код числа 1 с второй установочной шины 15. На вход 4 блока формирования параметров сплайна 16 подается код числа 4 с третьей установочной шины 2. На вход 9 блока формирования параметров сплайна 16 поступают управляющие сигналы с выхода 12 блока управления 13. In the initial state, input 3 of the spline parameter generating unit 16 is supplied with a code of the number 1 from the second installation bus 15. Input 4 of the spline parameter generating unit 16 is supplied with a code of the number 4 from the third installation bus 2. Control signals are input to input 9 of the spline 16 parameter generating unit output 12 of the control unit 13.

На первый вход блока умножения 16.1 поступает значение τ₀ с выхода блока памяти 11, а на второй вход блока умножения 16.1 - значение М с выхода счетчика 12. В результате выполнения операции умножения на выходе блока умножения 16.1 формируется значение τ = M•τ₀. Последнее поступает на вход преобразователя в дополнительный код 16.3, на выходе которого имеем значение (1 - τ). Значение τ с выхода умножителя 16.1 поступает также первый вход сумматора 16.2, а на первый вход сумматора 16.4 - значение (1 - τ). На вторые входы сумматора 16.2 и 16.4 подается код числа 1. Под воздействием управляющих сигналов, поступающих на вход 9 блока 16 (с выхода 12 блока управления 13), на выходах сумматоров 16.2 и 16.4 формируется значения соответственно (1 + τ) и (2 - τ). Последние подаются на первые входы умножителей 16.5 и 16.8, соответственно. На первый вход умножителя 16.6 подается значение τ выхода блока умножения 16.1, а на первый вход умножителя 16.7 - значение (1 - τ) с выхода преобразователя в дополнительный код 16.3. Указанные значения (1+τ),τ,(1-τ),(2-τ) одновременно поступают на вторые входы блоков умножения 16.9, 16.10, 16.11, 16.12, соответственно. На вторые входы блоков умножения 16.9, 16.10, 16.11, 16.12 поступают полученные в результате выполнения операций умножения соответствующие значения (1+τ)²,τ²,(1-τ)²,(2-τ)² с выходов блоков умножения 16,5, 16.6, 16.7, 16.8. В результате на выходах блоков умножения 16.9, 16.10, 16.11, 16.12 формируются значения (1+τ)³,τ³,(1-τ)³,(2-τ)³. Значение τ³ с выхода блока умножения 16.10 и (1-τ³) с выхода блока умножения 16.11 поступают на первые входы блоков умножения 16.4 и 16.15, соответственно. На вторые входы этих блоков подается код числа 4. В результате операций умножения на выходах блоков умножения 16.14 и 16.15 формируются значения 4τ³ и 4(1-τ)³, соответственно. Последние поступают на входы вычитаемого блоков вычитания, соответственно 16.13 и 16.16. На выходы уменьшаемого блоков вычитания 16.13 и 16.16 поступают значения, соответственно, (1+τ³) с выхода блока умножения 16.9 и (2-τ³) с выхода блока умножения 16.12. В результате на выходах блоков вычитания 16.13 и 16.16 формируется значения параметров сплайна, соответственно, [(1+τ)³-4τ³] и [(2-τ)³-4(1-τ)³] , которые поступают на выходы шины 5 и 8 блока формирования параметров сплайна 16. Кроме того, на выходных шинах 6 и 7 блока 16 формируются значения параметров сплайна τ³ (снимаемого с выхода блока умножения 16.10) и (1-τ)³ (с выхода умножения 16.11), которые задерживаются в элементах 16.17 и 16.18, соответственно. На этом работа блока 16 по формированию значений параметров сплайна завершается.The first input of the multiplication block 16.1 receives the value τ ₀ from the output of the memory block 11, and the second input of the multiplication block 16.1 receives the value M from the output of the counter 12. As a result of the multiplication operation, the value τ = M • τ ₀ is generated at the output of the multiplication block 16.1. The latter goes to the input of the converter in additional code 16.3, at the output of which we have the value (1 - τ). The value of τ from the output of the multiplier 16.1 also receives the first input of the adder 16.2, and the value (1 - τ) at the first input of the adder 16.4. The second inputs of the adder 16.2 and 16.4 are supplied with the code of the number 1. Under the influence of control signals received at the input 9 of the block 16 (from the output 12 of the control unit 13), the values of (1 + τ) and (2 - τ). The latter are fed to the first inputs of the multipliers 16.5 and 16.8, respectively. At the first input of the multiplier 16.6, the value τ of the output of the multiplication block 16.1 is supplied, and at the first input of the multiplier 16.7, the value (1 - τ) from the output of the converter to the additional code 16.3 is supplied. The indicated values (1 + τ), τ, (1-τ), (2-τ) simultaneously arrive at the second inputs of the multiplication blocks 16.9, 16.10, 16.11, 16.12, respectively. The second inputs of the multiplication blocks 16.9, 16.10, 16.11, 16.12 receive the corresponding values (1 + τ) ² , τ ² , (1-τ) ² , (2-τ) ² obtained from the outputs of the multiplication blocks 16, 5, 16.6, 16.7, 16.8. As a result, the values of (1 + τ) ³ , τ ³ , (1-τ) ³ , (2-τ) ³ are formed at the outputs of the multiplication blocks 16.9, 16.10, 16.11, 16.12. The value of τ ³ from the output of the multiplication block 16.10 and (1-τ ³ ) from the output of the multiplication block 16.11 go to the first inputs of the multiplication blocks 16.4 and 16.15, respectively. The second inputs of these blocks are supplied with the code of number 4. As a result of the multiplication operations, the values of 4τ ³ and 4 (1-τ) ³ are formed at the outputs of the multiplication blocks 16.14 and 16.15, respectively. The latter arrive at the inputs of the subtracted subtraction blocks, respectively 16.13 and 16.16. The outputs of the reduced blocks of subtraction 16.13 and 16.16 receive the values, respectively, (1 + τ ³ ) from the output of the multiplication block 16.9 and (2-τ ³ ) from the output of the multiplication block 16.12. As a result, the values of the spline parameters, respectively, [(1 + τ) ³ -4τ ³ ] and [(2-τ) ³ -4 (1-τ) ³ ], which are received at the bus outputs, are generated at the outputs of the subtraction blocks 16.13 and 16.16 5 and 8 of the spline parameter generating unit 16. In addition, the output spline parameters 6 and 7 of block 16 generate spline parameters τ ³ (taken from the output of the multiplication block 16.10) and (1-τ) ³ (from the output of the multiplication 16.11), which are delayed in elements 16.17 and 16.18, respectively. On this, the work of block 16 in generating the values of the spline parameters is completed.

Работа блока управления 13 на основе фиг. 4 осуществляется следующим образом. The operation of the control unit 13 based on FIG. 4 is as follows.

В исходном состоянии на вход 1 блока управления 13 подаются тактовые импульсы типа меандр, на вход 3 - код числа 0 с четвертой установочной шины 3, на вход 4 - код числа 6 с пятой установочной шины 6, на вход 5 - код числа 5 с шестой установочной шины 7, на вход 6 - код числа с выхода счетчика 12 устройства, на вход 9 - код числа 4 с третьей установочной шины 2. In the initial state, meander-type clock pulses are fed to input 1 of control unit 13, input 0 is the code of the number 0 from the fourth installation bus 3, input 4 is the code of the number 6 from the fifth installation bus 6, and input 5 is the code of the number 5 from the sixth installation bus 7, input 6 is the code number from the output of the counter 12 of the device, input 9 is the code number 4 from the third installation bus 2.

В начале работы сплайн-интерполятора на вход 2 блока управления 13 подается импульс положительной полярности. Последний поступает на вход сброса 13.5, в результате чего счетчик 13.5 обнуляется. Кроме того, указанный импульс положительной полярности поступает на вход записи счетчиков 13.9, 13.12, 13.17 и на S-вход RS-тригера 13.1. В результате в счетчики 13.9, 13.12 и 13.17 записывается значение 0. RS-триггер 13.1 устанавливается в единичное состояние, при котором на его выходе формируется уровень лог. "1". Последний подается на первый вход элемента И 13.3, разрешая прохождение через него тактовых импульсов. At the beginning of the spline interpolator, a pulse of positive polarity is supplied to input 2 of control unit 13. The latter enters the reset input 13.5, as a result of which the counter 13.5 is reset. In addition, the indicated pulse of positive polarity is fed to the recording input of counters 13.9, 13.12, 13.17 and to the S-input of the RS-trigger 13.1. As a result, the value 0 is written into the counters 13.9, 13.12, and 13.17. The RS-trigger 13.1 is set to a single state, at which the log level is formed at its output. "1". The latter is fed to the first input of the And 13.3 element, allowing the passage of clock pulses through it.

Импульс запуска положительной полярности с входа 2 блока управления также подается на R-вход RS-триггера 13.11. В результате RS-триггер 13.11 устанавливается в нулевое состояние, при котором на его выходе формируется уровень лог. "0". Последний подается на первый вход элемента И 13.14, запрещая прохождение через него тактовых импульсов, поступающих с выхода элемента И 13.3. The trigger pulse of positive polarity from input 2 of the control unit is also fed to the R-input of the RS-trigger 13.11. As a result, the RS-trigger 13.11 is set to zero, at which the log level is formed at its output. "0". The latter is fed to the first input of the element And 13.14, prohibiting the passage through it of clock pulses coming from the output of the element And 13.3.

Кроме того, код числа 0 с выхода счетчика 13.5 поступает на первую группу входов блока сравнения 13.6. На другую группу его входов поступает код числа 6 с входа 4 блока управления 13. В результате выполнения операции сравнения на выходе блока 13.6 формируется сигнал с единичным уровнем, открывающий элемент И 13.4. Единичный уровень с выхода блока сравнения 13.6 подается также на R-вход RS-триггера 13.7. В результате RS-триггер 13.7 устанавливается в единичное состояние, при котором на его инверсном выходе формируется сигнал логического нуля, закрывающий элемент И 13.8. In addition, the code of the number 0 from the output of the counter 13.5 goes to the first group of inputs of the comparison unit 13.6. A code of the number 6 from the input 4 of the control unit 13 is supplied to another group of its inputs. As a result of the comparison operation, a signal with a unit level is formed at the output of block 13.6, opening the AND element 13.4. A single level from the output of the comparison unit 13.6 is also fed to the R-input of the RS-trigger 13.7. As a result, the RS-trigger 13.7 is set to a single state, in which a logic zero signal is formed at its inverse output, closing the AND element 13.8.

На 1 - 6 тактах работы сплайн-интерполятора импульсы с выхода элемента И 13.4 поступают на счетный вход счетчика 13.5, увеличивая каждый раз его содержимое на единицу. Кроме того, импульсы с выхода элемента И 13.4 поступают на выход 8 блока управления 13. В конце 6 такта работы сплайн-интерполятора содержимое счетчика 13.5 совпадает с кодом числа, подаваемого на вход 4 блока управления 13. В результате на выходе блока сравнения 13.6 формируется нулевой уровень, закрывающий элемент И 13.4 и приводящий к остановке счетчика 13.5. At 1 - 6 clock cycles of the spline interpolator, the pulses from the output of the And 13.4 element are fed to the counting input of the counter 13.5, increasing its contents by one each time. In addition, the pulses from the output of the element And 13.4 go to the output 8 of the control unit 13. At the end of the 6th cycle of the spline interpolator, the contents of the counter 13.5 coincides with the code of the number supplied to the input 4 of the control unit 13. As a result, a zero is generated at the output of the comparison unit 13.6 level, closing element And 13.4 and leading to a stop of the counter 13.5.

Кроме того, нулевой уровень с выхода блока сравнения 13.6 поступает на R-вход RS-триггера 13.7, переводя его в нулевое состояние, при котором на его инверсном выходе формируется уровень лог. "1", открывающий элемент И 13.8, разрешая прохождение тактовых импульсов с выхода элемента И 13.3 через элемент Т 13.8 на счетный вход счетчика 13.9. Кроме того, импульсы с выхода элемента И 13.8 подаются на выход 13 блока управления 13. Значение числа, записанного в счетчике 13.12, подается на выход 7 блока управления 13. In addition, the zero level from the output of the comparison unit 13.6 goes to the R-input of the RS-flip-flop 13.7, translating it into the zero state, at which the log level is formed at its inverse output. "1", the opening element And 13.8, allowing the passage of clock pulses from the output of the element And 13.3 through the element T 13.8 to the counting input of the counter 13.9. In addition, the pulses from the output of the element And 13.8 are fed to the output 13 of the control unit 13. The value of the number recorded in the counter 13.12 is fed to the output 7 of the control unit 13.

В конце 11, 17, 21, 26 тактов работы сплайн-интерполятора содержимое счетчика 13.9 совпадает с кодом числа, подаваемым на вход 5 блока управления 13. В результате на выходе блока сравнения 13.10 формируется единичный импульс. Последний поступает на выход 11 блока управления 13. Кроме того, единичный импульс с выхода блока сравнения 13.10 поступает на вход сброса счетчика 13.9, устанавливая его в нулевое состояние, и на счетный вход счетчика 13.12, увеличивая его содержимое на единицу. Причем в конце 26 такта работы сплайн-интерполятора содержимое счетчика 13.12 совпадает с кодом числа, подаваемого на вход 9 блока управления 13. В результате на входе блока сравнения 13.13 формируется единичный импульс. Последний поступает на S-вход RS-триггера 13.7, переводя его в единичное состояние, при котором на его инверсном выходе формируется уровень логического нуля, закрывающий элемент И 13.8. Кроме того, единичный импульс с выхода блока сравнения 13.13 подается на S-вход RS-триггера 13.11, переводя его в единичное состояние, при котором на его выходе формируется уровень логической единицы, открывающий элемент И 13.14. При этом тактовые импульсы с выхода элемента И 13.3 через элемент И 13.14 поступает на счетный выход счетчика 13.16, увеличивая каждый раз его содержимое на единицу. Импульсы с выхода элемента И 13.14 подаются также на выход 12 блока управления 13. At the end of 11, 17, 21, 26 cycles of operation of the spline interpolator, the contents of the counter 13.9 coincide with the number code supplied to the input 5 of the control unit 13. As a result, a single pulse is generated at the output of the comparison unit 13.10. The latter enters the output 11 of the control unit 13. In addition, a single pulse from the output of the comparison unit 13.10 is supplied to the reset input of the counter 13.9, setting it to zero, and to the counting input of the counter 13.12, increasing its content by one. Moreover, at the end of the 26th cycle of the operation of the spline interpolator, the contents of the counter 13.12 coincides with the code of the number supplied to the input 9 of the control unit 13. As a result, a single pulse is generated at the input of the comparison unit 13.13. The latter enters the S-input of the RS-flip-flop 13.7, translating it into a single state, in which a logical zero level is formed at its inverse output, closing the AND element 13.8. In addition, a single pulse from the output of the comparison unit 13.13 is fed to the S-input of the RS-flip-flop 13.11, translating it into a single state, in which the level of the logical unit is formed at its output, opening the AND element 13.14. In this case, the clock pulses from the output of the element And 13.3 through the element And 13.14 goes to the counting output of the counter 13.16, increasing each time its contents by one. The pulses from the output of the element And 13.14 are also sent to the output 12 of the control unit 13.

В конце 31 такта работы сплайн-интерполятора содержимое счетчика 13.16 совпадает с кодом числа, подаваемого на вход 5 блока управления 13. Поэтому на выходе блока управления 13.15 формируется единичный импульс, который поступает на вход сброса счетчика 13.16, обнуляя последний. Кроме того, единичный импульс с выхода блока сравнения 13.15 поступает на вход элемента задержки 13.17, а с выхода последнего в конце 33 такта работы сплайн-интерполятора - на выход 10 блока управления 13. At the end of 31 clock strokes of the spline interpolator, the contents of the counter 13.16 coincides with the code of the number supplied to the input 5 of the control unit 13. Therefore, a single pulse is generated at the output of the control unit 13.15, which is fed to the reset input of the counter 13.16, resetting the last one. In addition, a single pulse from the output of the comparison unit 13.15 goes to the input of the delay element 13.17, and from the output of the last at the end of the 33rd clock cycle of the spline interpolator - to the output 10 of the control unit 13.

В момент, когда на вход 6 блока управления 13 поступает код числа 0 (что соответствует обнулению счетчика 12 устройства), на выходе блока сравнения 13.2 формируется единичный импульс. Последний поступает на R-вход RS-триггера 13.1, переводя его в нулевое состояние. При этом на выходе RS-триггера 13.1 формируется нулевой уровень, закрывающий элемент И 13.3 и препятствующий тем самым прохождению тактовых импульсов через элемент И 13.3. На этом работа блока управления 13 (и устройства в целом) завершается. At the moment when the code number 0 is received at the input 6 of the control unit 13 (which corresponds to zeroing the counter 12 of the device), a single pulse is generated at the output of the comparison unit 13.2. The latter enters the R-input of the RS-trigger 13.1, translating it into the zero state. At the same time, a zero level is formed at the output of the RS-trigger 13.1, which closes the And 13.3 element and thereby prevents the passage of clock pulses through the And 13.3 element. This operation of the control unit 13 (and the device as a whole) is completed.

Входящие в структуру схему предлагаемого устройства элементы известны (например, кн. В. Л. Шило. Популярные цифровые микросхемы. Справочник. М.: Радио и связь, 1988). Также известны принципы построения и примеры реализации:
счетчиков 12, 13.5, 13.9, 13.12 и 13.16 (можно реализовать на микросхеме К155ИЕ5) (см. с. 85-86);
блока памяти 11 (можно реализовать на микросхеме К155ПР6) (см. с. 171-174);
регистра 23 (можно реализовать на микросхеме К155ИР13) (см. 104-105) (см. с. 35, рис. 1.19а);
элементов И 13.3, 13.8 и 13.14 (можно реализовать на микросхеме К155ЛИ1)(см. с.35, рис.1.19а).The elements included in the structure of the circuit of the proposed device are known (for example, Prince V. L. Shilo. Popular digital microcircuits. Reference book. M: Radio and communication, 1988). Also known are the principles of construction and implementation examples:
counters 12, 13.5, 13.9, 13.12 and 13.16 (can be implemented on the K155IE5 chip) (see p. 85-86);
memory block 11 (can be implemented on the K155PR6 chip) (see p. 171-174);
register 23 (can be implemented on the K155IR13 chip) (see 104-105) (see p. 35, Fig. 1.19a);
elements I 13.3, 13.8 and 13.14 (can be implemented on the K155LI1 chip) (see p. 35, Fig. 1.19a).

RS-триггеров 13.1, 13.7 и 13.11 (можно реализовать на микросхеме К155ЛЕ1) (см. с. 62-67). RS-triggers 13.1, 13.7 and 13.11 (can be implemented on the K155LE1 chip) (see p. 62-67).

Принцип работы умножителей 18-21, 14.4, 14.7, 14.10, 16.1, 16.5 - 16.12, 16.14, 16.15 известен (М.А.Карцев, В.А.Брик. Вычитательные системы и синхронная арифметика. М. : Радио и связь, 1981, с.163-221). Могут быть реализованы на микросхемах SN54284 и SN54285 (там же, с.305, рис. 6.3.12) или на микросхеме ADSP1016 (С.Кун. Матричные процессоры на СБИС. Пер. с англ. М.: Мир, 1991, с.502, табл. 7.4). The principle of operation of the multipliers 18-21, 14.4, 14.7, 14.10, 16.1, 16.5 - 16.12, 16.14, 16.15 is known (M.A. Kartsev, V.A. Brik. Subtraction systems and synchronous arithmetic. M.: Radio and Communications, 1981 , p. 163-221). They can be implemented on SN54284 and SN54285 microcircuits (ibid., P.305, Fig. 6.3.12) or on the ADSP1016 microcircuit (S. Kun. Matrix processors on VLSI. Per. From English M.: Mir, 1991, p. 502, table 7.4).

Принцип работы сумматоров 22, 14.6, 16.2 и 16.4 известен (кн. Д.Гивоне, Р. Россе. Микропроцессоры и микрокомпьютеры. Вводный курс. Пер. с англ. М.: Мир, 1983, с. 184-198). Полный сумматор известен (кн. В.Л.Шило. Популярные цифровые микросхемы. Справочник. 2-е изд., испр., Челябинск: Металлургия. 1989, с.152, рис. 1.112, с.153, рис. 1.113). Можно реализовать на элементах ИСКЛ. ИЛИ - К155ЛП1, И - К155ЛИ1, ИЛИ - из ИЛИ-НЕ К155ЛН1. The principle of operation of the adders 22, 14.6, 16.2 and 16.4 is known (Prince D. Givone, R. Ross. Microprocessors and microcomputers. Introductory course. Per. From English. M .: Mir, 1983, pp. 184-198). The full adder is known (Prince VL Shilo. Popular digital circuits. Reference. 2nd ed., Rev., Chelyabinsk: Metallurgy. 1989, p. 152, fig. 1.112, p. 153, fig. 1.113). It can be implemented on the elements of EXCL. OR - K155LP1, AND - K155LI1, OR - from OR-NOT K155LN1.

Принцип работы блоков вычитания 14.9, 16.13, 16.16 известен (кн. Д.Гивоне, Р. Россе. Микропроцессоры и микрокомпьютеры. Вводный курс: Пер. с англ. М. : Мир, 1983, с.184-198). Блок вычитания на основе полных сумматоров также известен (там же, с.190, рис. 5.38). Можно реализовать на элементах ИСКЛ. ИЛИ - К155ЛП5, И - К155ЛИ1, ИЛИ - из ИЛИ-НЕ К155ЛЕ4 и НЕ К155ЛН1. The principle of operation of the subtraction blocks 14.9, 16.13, 16.16 is known (Prince D. Givone, R. Ross. Microprocessors and microcomputers. Introductory course: Translated from English. M.: Mir, 1983, p.184-198). A subtraction block based on full adders is also known (ibid., P. 190, Fig. 5.38). It can be implemented on the elements of EXCL. OR - K155LP5, AND - K155LI1, OR - from OR-NOT K155LE4 and NOT K155LN1.

Один из возможных вариантов построения блоков памяти 17 и 14.1 приведен на фиг. 5, на которой блок памяти показан состоящим из n последовательно соединенных регистров. Причем для блока памяти 17 выбирается n = 4, а для блока памяти 14.1 n = 6. Выход записи регистров блока соединены и подключены к управляющему выходу блока 17. Вход первого регистра является информационным входом блока. Выходы регистров являются выходными информационными шинами блока. Регистры можно реализовать на микросхеме К155ИР13. One of the possible options for constructing memory blocks 17 and 14.1 is shown in FIG. 5, in which a memory block is shown consisting of n series-connected registers. Moreover, for the memory block 17, n = 4 is selected, and for the memory block 14.1 n = 6. The write output of the block registers is connected and connected to the control output of the block 17. The input of the first register is the information input of the block. The outputs of the registers are the output information buses of the block. Registers can be implemented on the K155IR13 chip.

Один из возможных вариантов построения коммутатора 14.2 показан на фиг. 7. Принцип реализации коммутаторов 14.2.1, 14.2.2, 14.2.3 известен (В.Л.Шило. Популярные цифровые микросхемы. Справочник. 2-е изд., испр. Челябинск: Металлургия, 1989, с.220). Могут быть реализованы на микросхеме К561КТ3. One of the possible options for constructing the switch 14.2 is shown in FIG. 7. The principle of implementation of the switches 14.2.1, 14.2.2, 14.2.3 is known (V.L.Shilo. Popular digital microcircuits. Handbook. 2nd ed., Corrected Chelyabinsk: Metallurgy, 1989, p.220). They can be implemented on the K561KT3 chip.

Один из возможных вариантов построения элементов задержки 14.3, 14.5, 14.8, 16.7 и 16.8 показан на фиг. 6. В соответствии с фиг. 6 указанные блоки выполнения состоящими из n последовательно соединенных регистров. Входы записи регистров соединены и подключены к управляющему входу блока. Вход первого регистра является информационным входом блока. Выход n-го регистра является выходом блока. Для элементов задержки 14.3, 14.5, 16.7 и 16.8 n = 2. Для элемента задержки 14.8 n = 4. One of the possible options for constructing delay elements 14.3, 14.5, 14.8, 16.7 and 16.8 is shown in FIG. 6. In accordance with FIG. 6, said execution blocks consisting of n series-connected registers. The inputs of the register entries are connected and connected to the control input of the block. The input of the first register is the information input of the block. The output of the nth register is the output of the block. For delay elements 14.3, 14.5, 16.7 and 16.8 n = 2. For delay elements 14.8 n = 4.

Принцип реализации преобразователя в дополнительный код 16.3 известен (Л. М. Гольденберг. Импульсные и цифровые устройства. М.: Связь, 1973, с. 462-468). Можно реализовать на микросхемах К155ЛА3, К155ЛП5, К155ЛЕ4 и К155ЛН1. The principle of implementation of the converter into additional code 16.3 is known (L. M. Goldenberg. Pulse and digital devices. M: Communication, 1973, p. 462-468). It can be implemented on K155LA3, K155LP5, K155LE4 and K155LN1 microcircuits.

Известен принцип работы элемента задержки 13.17 (кн. В.Л.Шило. Популярные цифровые микросхемы. Справочник. 2-е изд., испр., Челябинск: Металлургия, 1989, с.181-187) (можно реализовать на микросхемах К564АГ1, с.285, рис. 2.83а), а порядок сопряжения К564 с ТТЛ описан (кн. Цифровые интегральные микросхемы. Справочник. П. П.Мальцев, Н.С.Долидзе и др. М.: Радио и связь, 1994, с.101-103). The principle of operation of the delay element 13.17 is known (Prince VL Shilo. Popular digital circuits. Reference. 2nd ed., Rev., Chelyabinsk: Metallurgy, 1989, p.181-187) (can be implemented on K564AG1 circuits, s .285, Fig. 2.83a), and the procedure for interfacing K564 with TTL is described (the book Digital Integrated Circuits. Reference. P. P. Maltsev, N. S. Dolidze et al. M: Radio and Communication, 1994, p. 101-103).

Принцип работы блоков сравнения 13.2, 13.6, 13.10, 13.13 и 13.15 известен (кн. Ю.В.Гаврилов, А.Н.Пучко. Арифметические устройства быстродействующих ЭЦВМ. М. : Советское радио, 1970, с.234-257). Можно реализовать на микросхемах К561ИП2 (В. Н. Вениаминов, О.Н.Лебедев, А.И.Мирошниченко. Микросхемы и их применение. Справочное пособие. 3-е изд. перераб. и дополн. М.: Радио и связь, 1989. с.114, рис. 4.12 б). The principle of operation of the comparison blocks 13.2, 13.6, 13.10, 13.13 and 13.15 is known (Prince Yu.V. Gavrilov, A.N. Puchko. Arithmetic devices of high-speed electronic computers. M.: Sovetskoe Radio, 1970, p.234-257). Can be implemented on K561IP2 microcircuits (V.N. Veniaminov, O.N. Lebedev, A.I. Miroshnichenko. Chips and their application. Reference manual. 3rd ed. Revised and supplemented. M: Radio and communication, 1989 p. 114, Fig. 4.12 b).

Claims

1. A spline interpolator containing the first and second memory blocks, the first, second, third and fourth multipliers, an adder, a register, a control unit and a counter, the group of information inputs of which are combined with the address inputs of the first memory block and at the same time is the first installation bus of the spline the interpolator, the subtracting counter input is combined with the register control input and the tenth output of the control unit, and the information outputs are combined with the sixth group of inputs of the control unit, the first input of which is a clock bus spline interpolator, the second input is the start bus, and the eleventh output is connected to the control input of the second memory block, the first, second, third and fourth groups of information outputs of which are connected to the first groups of inputs of the first, second, third and fourth multipliers, the output groups of which connected respectively to the first, second, third and fourth groups of inputs of the adder, the group of outputs of which is connected to the information inputs of the register, the outputs of which are a group of information outputs into a spline interpolator, characterized in that a spline coefficient generation unit and a spline parameter generation unit are additionally introduced, the first group of inputs of which is connected to the information outputs of the first memory block, the second group of inputs is connected to the information outputs of the counter, the third group of inputs is the second installation bus spline -interpolator, the fourth group of inputs is combined with the ninth group of inputs of the control unit and at the same time is the third installation bus of the spline interpolator, fifth the fifth, sixth, seventh and eighth groups of outputs are connected to the second input groups of the first, second, third and fourth multipliers, respectively, and the ninth input of the spline parameter forming unit is combined with the control input of the adder and the twelfth output of the control unit, the second input of which is combined with the counter control input , the third group of inputs is the fourth installation bus of the spline interpolator, the fourth group of inputs is the fifth installation bus of the spline interpolator, the fifth group of inputs is the sixth installation bus th bus of the spline interpolator, the seventh group of outputs is connected to the fourth group of inputs of the spline coefficient generation unit, the fifth input of which is connected to the eighth output of the control unit, the thirteenth output of which is connected to the sixth input of the spline coefficient generation unit, the first group of inputs of which is the spline information bus interpolator, the second group of inputs is the seventh installation bus of the spline interpolator, the third group of inputs is the eighth installation bus of the spline interpolator, and the seventh group of outputs rows connected to the data inputs of the second memory block.

2. The spline interpolator according to claim 1, characterized in that the spline coefficient generating unit comprises a switch, first, second and third delay elements, first, second and third multipliers, an adder, a subtraction unit and a memory unit, the information inputs of which are the first group the inputs of the block forming the spline coefficients and simultaneously the information bus of the spline interpolator, the control input of the memory block is the fifth input of the block forming the coefficients of the spline, and the outputs are connected to the information inputs of the switch ora, the control inputs of which are the fourth group of inputs of the block forming the spline coefficients, the first group of outputs of the switch through the first delay element is connected to the first group of inputs of the adder, the second group of outputs of the switch is connected to the first group of inputs of the first multiplier, the second group of inputs of which is the second group of inputs of the block forming spline coefficients and at the same time is the seventh installation bus of the spline interpolator, and the outputs of the first multiplier are connected to the second group the inputs of the adder, the third group of inputs of which is connected to the outputs of the second delay element, the inputs of which are connected to the third group of outputs of the switch, and the outputs of the adder are connected to the first group of inputs of the second multiplier, the second group of inputs of which is the third group of inputs of the block forming the coefficients of the spline and simultaneously the eighth installation the bus of the spline interpolator, and the outputs of the second multiplier are connected to the inputs of the subtracted subtraction block, the inputs of which are reduced are connected to the outputs of the third e delay element, the inputs of which are connected to the second group of outputs of the switch, and the control input is combined with the control inputs of the first and second delay elements, adder, subtraction unit and at the same time is the sixth input of the spline coefficient generation unit, and the outputs of the subtraction unit are connected to the first group of inputs of the third multiplier , the second group of inputs of which is combined with the second group of inputs of the second multiplier, and the outputs of the third multiplier are the seventh output of the block forming the spline coefficients.

3. The spline interpolator according to claim 1, characterized in that the spline parameter generating unit comprises a first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth and eleventh multipliers, first and second adders, a converter to an additional code, the first and second subtraction blocks and the first and second delay elements, the first group of inputs of the first multiplier being the first group of inputs of the spline parameter forming unit, the second group of inputs of the first multiplier being the second group of inputs of the forming unit spline parameters, and the outputs are connected to the first and second groups of inputs of the fourth multiplier and the second group of inputs of the fifth multiplier, the first group of inputs of which is connected to the outputs of the fourth multiplier, and the outputs are connected to the first group of inputs of the tenth multiplier and the inputs of the first delay element, the outputs of which are the sixth group of outputs of the spline parameter forming unit, and the control input is the ninth input of the spline parameter forming unit and is simultaneously combined with the control input of the first of the second subtraction unit, the inputs of which are subtracted are connected to the outputs of the tenth multiplier, the outputs are the fifth group of outputs of the spline parameter forming unit, and the inputs of the reducible are connected to the outputs of the third multiplier, the first group of inputs of which is connected to the outputs of the second multiplier, and the second group of inputs is combined with the second and the first group of inputs of the second multiplier and the outputs of the first adder, the control input of which is combined with the control input of the first subtraction unit, the first group of inputs of the first adder combined with the inputs of the converter to the additional code and the outputs of the first multiplier, and the second group of inputs is the third group of inputs of the spline parameter forming unit and at the same time the second installation bus of the spline interpolator and connected to the second group of inputs of the second adder, the first group of inputs of which are connected to the outputs of the converter additional code, the first and second groups of inputs of the sixth multiplier and the second group of inputs of the seventh multiplier, the first group of inputs of which are connected to the outputs w net multiplier, and the outputs are connected to the inputs of the second delay element and the first group of inputs of the eleventh multiplier, the second group of inputs of which is combined with the second group of inputs of the tenth multiplier and at the same time is the fourth group of inputs of the spline parameter forming unit and the third installation bus of the spline interpolator, and the outputs of the eleventh the multiplier is connected to the inputs of the subtracted second subtraction block, the outputs of which are the eighth group of outputs of the spline parameter forming unit, and the inputs are The second are connected to the outputs of the ninth multiplier, the first group of inputs of which is connected to the outputs of the eighth multiplier, and the second group of inputs is combined with the second and first groups of inputs of the eighth multiplier and the outputs of the second adder, the control input of which is combined with the control inputs of the second subtraction unit, the first delay element, and the second delay element, the outputs of which are the seventh group of outputs of the spline parameter forming unit.

4. The spline interpolator according to claim 1, characterized in that the control unit comprises first, second, third, fourth and fifth comparison units, first, second, third and fourth elements And, first, second and third RS-triggers, first, the second, third and fourth counters and the delay element, the first group of inputs of the first comparison element is the sixth group of inputs of the control unit, and the output is connected to the R-input of the first RS-trigger, the S-input of which is combined with the R-input of the third RS-trigger at the same time is the second input of the control unit, and in the output is connected to the first input of the first element And, the second input of which is the first input of the control unit and the clock bus of the spline interpolator, the output of the first element And is connected to the first input of the second element And, the output of which is the eighth output of the control unit and simultaneously connected to the counting input of the first a counter whose zeroing input is combined with the S-input of the first S-trigger, and the outputs are connected to the second group of inputs of the second comparison unit, the first group of inputs of which is the fourth group of inputs of the unit control and the fifth installation bus of the spline interpolator, and the output is connected to the second input of the second element And and the R-input of the second RS-trigger, the inverse output of which is connected to the first input of the third element And, the second input of which is combined with the first input of the second element And and the second the input of the fourth element And, and the output is the thirteenth output of the control unit and is simultaneously connected to the counting input of the second counter, the information inputs of which are combined with the information inputs of the third and fourth counters, the second load the input of the first comparison unit and at the same time are the third group of inputs of the control unit and the fourth installation bus of the spline interpolator, and the outputs of the second counter are connected to the first group of inputs of the third comparison unit, the second group of inputs of which is combined with the first group of inputs of the fifth comparison unit and is simultaneously the fifth group of inputs of the control unit and the sixth installation bus of the spline interpolator, and the output of the third comparison unit is the eleventh output of the control unit and at the same time connected to the zeroing input of the second counter and the counting input of the third counter, the control input of which is combined with the control inputs of the second and fourth counter and the zeroing input of the first counter, and the outputs of the third counter are the seventh group of outputs of the control unit and are simultaneously connected to the first group of inputs of the fourth comparison unit, the second group of inputs of which is the ninth group of inputs of the control unit and the third installation bus of the spline interpolator, and the output of the fourth comparison unit is connected to S- the input of the second RS-trigger and the S-input of the third RS-trigger, the output of which is connected to the first input of the fourth element And, the output of which is the twelfth output of the control unit and simultaneously connected to the counting input of the fourth counter, the outputs of which are connected to the second group of inputs of the fifth comparison unit the output of which is connected to the input of zeroing of the fourth counter and the input of the delay element, the output of which is the tenth output of the control unit.