JP2662694B2 - Digital protection relay device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタルフィルタを備えたデジタル保護リ
レー装置に関する。Description: TECHNICAL FIELD The present invention relates to a digital protection relay device provided with a digital filter.
従来のデジタル保護リレーは電気学会雑誌105巻,12
号,12頁(昭60)及び日立評論Vol.61,No11(1979−11)
において論じられているように入力フィルタはRCアクテ
ィブフィルタで構成されている。また、保護リレー演算
は一般的に基本波の12倍の周波数でフィルタリングした
入力データをサンプリングし、このデータを用いて行な
っている。Conventional digital protection relay is 105
No. 12, p. 12 (Showa 60) and Hitachi Review Review Vol. 61, No. 11 (1979-11)
The input filter consists of an RC active filter as discussed in. In general, the protection relay operation is performed by sampling input data filtered at a frequency 12 times the fundamental wave and using this data.
しかし、上記の従来技術には、次のような解決すべき
課題がある。However, the above prior art has the following problems to be solved.
すなわち、入力データのサンプリング周波数が当該入
力データの基本波周波数の12倍の周波数(電気角で30゜
ピッチ)であることから、保護リレー演算に係るリレー
動作判定を30゜ピッチよりも短くすることができず、高
速判定が制限され、かつ高精度化が阻害されるという問
題があった。That is, since the sampling frequency of the input data is 12 times the fundamental wave frequency of the input data (30 electrical pitch), the relay operation determination related to the protection relay calculation should be shorter than 30 pitch. However, there is a problem that high-speed determination is limited and high accuracy is hindered.
また、入力フィルタがRCアクティブフィルタを用いた
アナログフィルタであることから、フィルタを構成する
抵抗、コンデンサ、演算増幅器などの素子の特性のバラ
ツキを避けることができない。したがって、同一時に複
数の入力データをフィルタ処理するために、複数のRCア
クティブフィルタを並列して設ける場合には、それらの
間に特性のバラツキが生じ、精度が低下するという問題
がある。In addition, since the input filter is an analog filter using an RC active filter, it is not possible to avoid variations in the characteristics of elements constituting the filter, such as a resistor, a capacitor, and an operational amplifier. Therefore, when a plurality of RC active filters are provided in parallel in order to filter a plurality of input data at the same time, there is a problem that characteristics are varied among them and accuracy is reduced.
本発明の目的は、上記従来の問題を解決すること、言
い換えれば、保護リレーの高精度化かつ高速判定に寄与
できるフィルタ処理装置を提供するとともに、そのフィ
ルタ処理装置を用いてなる保護リレー装置を提供するこ
とにある。An object of the present invention is to solve the above-mentioned conventional problems, in other words, to provide a filter processing device capable of contributing to high accuracy and high-speed determination of a protection relay, and a protection relay device using the filter processing device. To provide.
上記目的を達成するため、本発明のデジタル保護リレ
ー装置は、入力データを一定のサンプリング周期Tsで取
り込んでデジタルデータに変換するA/D変換手段と、こ
のA/D変換された入力データをフィルタ演算処理するデ
ジタルフィルタ手段と、このデジタルフィルタ手段によ
りフィルタ処理された入力データに基づいて保護リレー
演算処理を行う保護リレー手段とを備えてなり、前記デ
ジタルフィルタ手段は、前記サンプリング周期Tsの整数
N(但し、Nは2以上)倍の周波数の周期Tpで、前記サ
ンプリング周期Tsの間にN回のフィルタ演算を実行する
ものとし、このN回のフィルタ演算のうちの一の実行周
期においては前記A/D変換された入力データに対してフ
ィルタ演算を行い、他の実行周期においては過去に入力
された入力データに基づいて予め定めた手順に従って求
めた補間入力データ(以下、擬似入力データという。)
に対してフィルタ演算を行い、前記保護リレー手段は前
記周期Tpに同期して、かつ当該実行周期にフィルタ処理
された入力データに基づいて保護リレー演算を実行する
構成としたのである。In order to achieve the above object, a digital protection relay device according to the present invention includes an A / D conversion unit that captures input data at a constant sampling period Ts and converts the input data into digital data, and filters the A / D converted input data. Digital filter means for performing arithmetic processing, and protection relay means for performing protection relay arithmetic processing based on the input data filtered by the digital filter means, wherein the digital filter means comprises an integer N of the sampling period Ts. It is assumed that N filter operations are executed during the sampling period Ts at a period Tp of twice the frequency (where N is 2 or more). In one execution period of the N filter operations, Performs a filter operation on A / D-converted input data, and in other execution cycles, based on input data input in the past. Interpolation input data determined according to the procedure defined because (hereinafter, referred to as pseudo input data.)
, And the protection relay means executes the protection relay calculation in synchronization with the cycle Tp and based on the input data filtered in the execution cycle.
前記フィルタ演算処理は、前記擬似入力データを含む
過去の連続する数点の入力データに基づいて行うものと
することが望ましい。It is preferable that the filter calculation process is performed based on input data of several consecutive points in the past including the pseudo input data.
なお、前記デジタルフィルタ手段と前記保護リレー手
段を同一のデジタルシグナルプロセッサを用いて一体構
成とし、フィルタ演算と保護リレー演算を実行周期Tp内
で時分割により実行する構成とすることが望ましい。It is preferable that the digital filter means and the protection relay means are integrally configured using the same digital signal processor, and the filter operation and the protection relay operation are executed in a time division manner within the execution cycle Tp.
なお、上記の擬似入力データとして、最新の入力デ
ータを用いるもの(すなわち、入力データの変化がない
と擬制)、過去の連続する数点の擬似入力データを含
む入力データから求めた補間データを用いるもの、擬
似入力データを零とし、フィルタ演算の実行周期Tpをサ
ンプリング周期Tsの1/2とするもの、A/D変換された最
新の入力データに所定の係数を乗じて用いるもの、等を
適用することができる。As the pseudo input data, the latest input data is used (that is, it is assumed that there is no change in the input data), and the interpolation data obtained from the input data including several past pseudo input data is used. One that sets the pseudo input data to zero, sets the execution period Tp of the filter operation to 1/2 of the sampling period Ts, and uses the latest A / D converted input data multiplied by a predetermined coefficient. can do.
本発明によれば、次の作用により目的が達成される。 According to the present invention, the object is achieved by the following actions.
上記構成の保護リレー装置によれば、まず入力される
電圧、電流などの状態量を示す入力データは、サンプリ
ング周期TsごとにA/D変換される。その後デジタルフィ
ルタ演算によるフィルタ処理がなされることになる。こ
のフィルタ処理は予め設定されたフィルタ係数に基づき
サンプリング周期Tsの1/Nの周期Tpごとに繰返しなされ
る。したがって、保護リレー演算に必要な入力データを
サンプリング周波数よりも高い周波数で提供することが
可能となる。これにより動作判定の高速化が達成できる
とともに、保護リレーの高精度化に寄与し得る。According to the protection relay device having the above configuration, first, input data indicating state quantities such as input voltage and current is A / D-converted at each sampling cycle Ts. After that, the filter processing by the digital filter operation is performed. This filtering process is repeated at intervals of 1 / N of the sampling period Ts Tp based on a preset filter coefficient. Therefore, it is possible to provide input data required for the protection relay operation at a frequency higher than the sampling frequency. This can achieve high-speed operation determination and contribute to high accuracy of the protection relay.
なお、フィルタ演算処理は入力データの基本波周波数
成分を通過させる一方、高速波を除去させる周波数特性
であることは言うまでもない。このため、真の入力デー
タに代え擬似入力データに対してフィルタ処理を行なっ
ても、擬似したことにより生ずる高周波成分は除去さ
れ、実質的にN倍の周波数の短いピッチでサンプリング
したのと同等の基本波データを得ることができる。It is needless to say that the filter operation processing has a frequency characteristic of passing the fundamental frequency component of the input data while removing the high-speed wave. For this reason, even if filtering is performed on the pseudo input data instead of the true input data, the high-frequency components generated by the simulation are removed, and substantially the same as sampling at a short pitch of N times the frequency. Fundamental wave data can be obtained.
また、フィルタ処理をデジタル化したことによりRCア
クティブフィルタのようなアナログフィルタ固有の問
題、すなわち素子の特性変化によるバラツキなどを排除
することが可能になり、この面においても高精度化が達
成される。In addition, the digitalization of the filter processing makes it possible to eliminate the problems inherent in analog filters such as RC active filters, that is, variations due to changes in element characteristics, and achieves high precision in this aspect as well. .
一方、上記構成のデジタルフィルタ処理装置を有した
保護リレー装置によれば、保護リレー演算処理のピッチ
が短くなり、動作判定の速度が向上するとともに、高精
度の判定を行なうことが可能となる。On the other hand, according to the protection relay device having the digital filter processing device having the above configuration, the pitch of the protection relay arithmetic processing is shortened, the speed of operation determination is improved, and highly accurate determination can be performed.
また、差動リレーに適用したものによれば、通信線の
伝送周期を長くすることも可能になり、通信線の負荷を
軽減できる。According to the differential relay, the transmission cycle of the communication line can be lengthened, and the load on the communication line can be reduced.
以下、本発明を実施例を用いて説明する。第1図は本
発明を適用してなる一実施例のデジタル保護リレー装置
を示し、特にアナログ入力部を中心としたブロック構成
を示す。Hereinafter, the present invention will be described using examples. FIG. 1 shows a digital protection relay device according to an embodiment to which the present invention is applied, and particularly shows a block configuration centering on an analog input section.
図において、折返し誤差防止フィルタ1A,1B…1Mは各
入力データD1〜Dm中のサンプリング周波数fsの1/2以上
の周波数成分の信号を除去するためのフィルタである。
これらの出力はマルチプレクサ(MPX)2を介してサン
プル/ホールド回路(S/H)3に順次蓄積されると同時
に、A/D変換器4においてデジタルの入力データに変換
されてバッファメモリ5に格納される。バッファメモリ
5の内容は内部バス6を介してデジタルシグナルプロセ
ッサ(DSP)7に入力されるようになっている。また、D
SP7には内部バス6を介してDSPのインストラクション用
のプログラムが格納されたROM8、双方向からアクセス可
能なデュアルポートRAM9が接続されている。RAM9はイン
タフェース回路10と標準化バス11を介して他の処理装置
に接続可能になっている。また、タイミング制御回路に
は上述の各構成ブロックに必要な同期信号を出力するよ
うになっている。In the figure, aliasing error prevention filter 1A, 1B ... 1M is a filter for removing a signal of 1/2 or more of the frequency components of the sampling frequency fs in the input data D 1 Dm.
These outputs are sequentially stored in a sample / hold circuit (S / H) 3 via a multiplexer (MPX) 2 and simultaneously converted into digital input data in an A / D converter 4 and stored in a buffer memory 5. Is done. The contents of the buffer memory 5 are input to a digital signal processor (DSP) 7 via an internal bus 6. Also, D
The SP 7 is connected via the internal bus 6 to a ROM 8 in which a DSP instruction program is stored and a dual-port RAM 9 which can be accessed from both directions. The RAM 9 can be connected to another processing device via the interface circuit 10 and the standardization bus 11. The timing control circuit outputs a synchronization signal required for each of the above-described constituent blocks.
ここで、DSP7の概要構成を第2図に示す。図示のよう
に、DSP7はインストラクション用ROM21、mビット×m
ビットの高速並列乗算器(MPY)22、データRAM23、DSP7
の外部メモリのアドレス指定を行なうアドレスレジスタ
(AR)24、データレジスタ(DR)25、加減算等の処理を
行なう演算部としてのALU(Arithmetic Logic Unit)2
6、アキュムレータ(ACC)27、タイミング制御回路28、
DSP7の内部バス(データバス、アドレスバス)29を含ん
で構成される。高速並列乗算器MPY22は入力データinA及
びinBを1インストラクションサイクルの間に乗算し、
結果outCを出力するものである。このように構成される
DSP7の特徴として、MPY22を有しているため、1インス
トラクションサイクルの間に積和演算が可能であるこ
と、またパイプライン処理が可能であることなどによ
り、固定及び浮動小数点データの高速な数値演算が実現
できることが知られている。Here, a schematic configuration of the DSP 7 is shown in FIG. As shown in the figure, DSP7 is an instruction ROM 21, m bits × m
Bit high-speed parallel multiplier (MPY) 22, Data RAM 23, DSP7
Address register (AR) 24, data register (DR) 25, and ALU (Arithmetic Logic Unit) 2 as an arithmetic unit for performing processing such as addition and subtraction
6, accumulator (ACC) 27, timing control circuit 28,
The DSP 7 includes an internal bus (data bus, address bus) 29. The high-speed parallel multiplier MPY22 multiplies the input data inA and inB during one instruction cycle,
The result outC is output. Configured like this
DSP7 features MPY22, which enables multiply-accumulate operations during one instruction cycle, and enables high-speed numerical operations on fixed-point and floating-point data by enabling pipeline processing. It is known that can be realized.
このことから、固定・浮動小数点データの積和演算を
高速に繰返し要求されるデジタルフィルタ演算に好適で
ある。また、デジタルフィルタは、アナログフィルタに
比べ、実装上の調整が不要であること、経年変化がない
こと、仕様及び特性変更が容易であること、小形化が可
能であることなどの利点がある。Therefore, the present invention is suitable for a digital filter operation that requires a product-sum operation of fixed / floating-point data to be repeated at high speed. Also, digital filters have advantages over analog filters in that they do not require adjustments in mounting, do not change over time, easily change specifications and characteristics, and can be miniaturized.
第3図に、デジタルフィルタの概念ブロック構成図を
示す。この構成はDSP7のプログラムにより実現すること
は言うまでもない。同図(a)はIIR(Infinite extent
Impulse Response)形フィルタ、同図(b)はFIR(Fi
nite extent Impulse Response)形フィルタのブロック
構成である。FIG. 3 shows a conceptual block diagram of a digital filter. Needless to say, this configuration is realized by the program of the DSP7. FIG. 1A shows an IIR (Infinite extent).
Impulse Response) type filter.
It is a block configuration of a (nite extent Impulse Response) type filter.
同図(a)において、Xnは入力信号、符号31は各係数
ブロックであり、Kはゲイン係数、A1,A2,B1およびB2は
フィルタ係数である。符号32は遅延ブロックであり、信
号Wnをフィルタリング周期Tpの1時刻分遅延するブロッ
ク(Wn-1)と、同様に2時刻分遅延するブロック(W
n-2)がある。符号33は加算ブロック、Ynはフィルタ出
力データである。同図(a)を式で表わすと、次式
(1),(2)の処理となる。In FIG. (A), Xn is the input signal, reference numeral 31 is a respective coefficient block, K is a gain factor, A 1, A 2, B 1 and B 2 is the filter coefficient. Reference numeral 32 denotes a delay block, which is a block (Wn -1 ) that delays the signal Wn by one time of the filtering period Tp and a block (Wn) that similarly delays the signal Wn by two times.
n- 2 ). Reference numeral 33 denotes an addition block, and Yn denotes filter output data. When FIG. 7A is represented by an equation, the processing of the following equations (1) and (2) is performed.
Wn=K・Xn+B1・Wn-1+B2・Wn-2 …(1) Yn=Wn+A1・Wn-1+A2・Wn-2 …(2) K:ゲイン係数 A1,A2,B1,B2:フィルタ係数 Xn:入力データ Yn:出力データ Wn-1:Wnの1時刻遅延データ Wn-2:Wnの2時刻遅延データ 電圧、電流データの複数のデータを用いて順次行い、
演算結果をDSP7の内部RAM23に記憶する。一方、同図
(b)において、X′nは入力データをY′nは出力デ
ータを示す。符号34は遅延ブロックであり、X′n-1は
前述と同様に1時刻分遅延するブロック、X′n-2は2
時刻分遅延するブロックを示す。符号35はフィルタ係数
ブロックであり、各フィルタ係数A′0,A′1,A′2が設
定される。符号36は加算ブロックである。同図を演算式
で示すと次式(3)で表わせる。Wn = K ・ Xn + B 1・ Wn -1 + B 2・ Wn -2 (1) Yn = Wn + A 1・ Wn -1 + A 2・ Wn -2 (2) K: Gain coefficients A1, A2, B1, B2: Filter coefficient Xn: Input data Yn: Output data Wn -1 : One time delay data of Wn Wn -2 : Two time delay data of Wn Performed sequentially using a plurality of data of voltage and current data.
The calculation result is stored in the internal RAM 23 of the DSP 7. On the other hand, in FIG. 3B, X'n indicates input data and Y'n indicates output data. Numeral 34 is a delay block, X'n- 1 is a block delayed by one time in the same manner as described above, and X'n- 2 is 2
Indicates a block delayed by the time. Reference numeral 35 denotes a filter coefficient block, each filter coefficients A '0, A' 1, A '2 is set. Reference numeral 36 denotes an addition block. This figure can be expressed by the following equation (3) when expressed by an arithmetic equation.
Y′n=A′0・X′n+A′1・X′n-1+A′2・
X′n-2 …(3) なお、フィルタの構成は上記したものに限られるもの
ではなく、ソフト的にタイプの異なるフィルタ、次数の
異なるフィルタを任意に構成及び変更できることは言う
までもない。 Y'n = A '0 · X'n + A' 1 · X'n -1 + A '2 ·
X'n -2 (3) The configuration of the filter is not limited to the one described above, and it goes without saying that filters of different types and filters of different orders can be arbitrarily configured and changed in software.
また、上記IIR形デジタルフィルタを例にとってみる
と、同一の構成で、次式(4)〜( )に示すように、
ローパスフィルタ、ハンドパスフィルタ、ハイパスフィ
ルタ、ノッチフィルタ、ローパスフィルタ、ハイパスノ
ッチフィルタ及びオールパスフィルタがフィルタ係数を
変更することのみで実現できる。なお、H(z)は伝達
関数であり、Zはアナログ系のSに相当する。Taking the above-mentioned IIR type digital filter as an example, with the same configuration, as shown in the following equations (4) to (),
The low-pass filter, the hand-pass filter, the high-pass filter, the notch filter, the low-pass filter, the high-pass notch filter, and the all-pass filter can be realized only by changing the filter coefficients. Note that H (z) is a transfer function, and Z corresponds to S in an analog system.
ここで、r=2・cos2πf0・T T:サンプリング周期 f0:阻止周波数 これらのフィルタの周波数特性線図を第4図に示す。 Here, r = 2 · cos2πf 0 · T T: sampling interval f 0: stopping frequency FIG. 4 shows a frequency characteristic diagram of these filters.
同図(a)はローパスフィルタ、 同図(b)はバンドパスフィルタ、 同図(c)はハイパスフィルタ、 同図(d)はノッチフィルタ、 同図(e)はローパスフィルタ、 同図(f)はハイパスノッチフィルタ、 同図(g)はオールパスフィルタである。 (A) is a low-pass filter, (b) is a band-pass filter, (c) is a high-pass filter, (d) is a notch filter, (e) is a low-pass filter, (f) ) Is a high-pass notch filter, and FIG. 3G is an all-pass filter.
上述のように構成された実施例の動作について、第1
図および第5図に示した処理手順のフローチャートを参
照して説明する。Regarding the operation of the embodiment configured as described above,
This will be described with reference to the flowchart of the processing procedure shown in FIG. 5 and FIG.
電力系統に設けられた電圧変成器や電流変成器により
検出された系統の状態量データD1〜Dmは、折返し誤差防
止フィルタ1A〜1Mを介してMPX2に入力される。この折返
し誤差防止フィルタ1A〜1Mはサンプリングに伴う折返し
誤差を除去するとともに入力バッファとして動作する。
MPX2は入力データD1〜Dmを周期的に順次切換えてS/H回
路3に入力する。このS/H回路3はA/D変換器4が動作す
る間、同一時のアナログ入力データD1〜Dmを保持するも
ので、これによりA/D変換精度を高くすることができ
る。A/D変換された入力データはバッファメモリ5に格
納される。DSP7はインストラクション用のROM8に記憶し
たプログラムに基づき、バッファメモリ5に記憶した入
力データを、内部バス9を介して取込み演算処理を行
う。The state data D 1 to Dm of the system detected by the voltage transformer or the current transformer provided in the power system are input to the MPX 2 via the return error prevention filters 1A to 1M. The return error prevention filters 1A to 1M remove a return error caused by sampling and operate as an input buffer.
The MPX 2 switches the input data D 1 to Dm periodically and sequentially and inputs the data to the S / H circuit 3. The S / H circuit 3 is intended to hold between the analog input data D 1 Dm same time the A / D converter 4 is operated, thereby to increase the A / D conversion accuracy. The A / D converted input data is stored in the buffer memory 5. The DSP 7 fetches the input data stored in the buffer memory 5 via the internal bus 9 and performs arithmetic processing based on the program stored in the instruction ROM 8.
DSP7は演算した結果を再び内部バス9を介して、マル
チポートRAM8に書き込む。RAM8はデュアルポートRAMで
あり、双方向からのアクセスが可能であるため、DSP7側
から書き込んだポートと異なるポートから出力データを
インタフェース回路10を介して出力可能である。ここ
で、第5図に示したDSP7における演算処理の手順につい
て説明する。ステップ101はイニシャル処理であり、こ
こにおいてDSP7内部のメモリ及びレジスタ等をクリア
し、式(1),(2)等に係るデジタルフィルタ係数を
DSP7内部のデータRAM23に入力する。なお、デジタルフ
ィルタの係数は、フィルタ演算の実行周期の周波数fp
を、入力データのサンプリング周波数fsのN倍(N:整
数)として設計する。The DSP 7 writes the operation result into the multi-port RAM 8 via the internal bus 9 again. The RAM 8 is a dual-port RAM and can be accessed in both directions, so that output data can be output via the interface circuit 10 from a port different from the port written from the DSP 7 side. Here, the procedure of the arithmetic processing in the DSP 7 shown in FIG. 5 will be described. Step 101 is an initial process in which the memory and registers in the DSP 7 are cleared, and the digital filter coefficients according to the equations (1) and (2) are set.
The data is input to the data RAM 23 inside the DSP 7. The coefficient of the digital filter is the frequency fp of the execution cycle of the filter operation.
Is designed to be N times (N: an integer) the sampling frequency fs of the input data.
ステップ102では周期化処理を行ない、割込み待機状
態にする。そして、フィルタ演算の実行周期Tpに基づく
指令により、ステップ103において、バッファメモリ5
がら入力データを読み出してデータRAM23に取込む。こ
の取込んだ入力データに対し、ステップ104にて前記式
(1),(2)に従ったフィルタ演算処理を実行する。
次のステップ105はフィルタ処理された入力データに基
づいて、予め設定されている手順に従って、電力系統の
事故検出のための保護リレー演算を実行する。例えば、
事故点までの距離を求める距離リレーの場合には、次式
(9)に示す演算を実行する。In step 102, a periodic process is performed to set an interrupt waiting state. Then, in step 103, the buffer memory 5
Then, the input data is read out and taken into the data RAM 23. At step 104, a filter operation according to the above equations (1) and (2) is performed on the input data.
In the next step 105, a protection relay operation for detecting an accident in the power system is executed according to a preset procedure based on the input data that has been filtered. For example,
In the case of a distance relay for obtaining the distance to the accident point, the calculation shown in the following equation (9) is executed.
Σ(I・Z−V)I・Z>α …(9) I:電流値 V:電圧値 Z:整定値 α:比較値 ステップ106では、保護リレー演算により得られた動
作判定などの結果をデュアルポートRAM9に出力する。Σ (I · Z−V) I · Z> α (9) I: current value V: voltage value Z: set value α: comparison value In step 106, the result of the operation judgment or the like obtained by the protection relay calculation is calculated. Output to dual port RAM9.
次に、ステップ107で当該サンプリング周期Tsにおけ
るフィルタ演算と保護リレー演算の実行回数がNに達し
たか否か判定する。肯定の場合は次のサンプリング周期
Tsの処理に移行すべく、ステップ102の同期化処理に戻
る。否定判断のときはステップ108の擬似入力データ演
算に進んで、次回のフィルタ処理の対象とする入力デー
タの擬似データを設定し、これに基づいてステップ104,
105の処理を繰返す。Next, in step 107, it is determined whether or not the number of executions of the filter operation and the protection relay operation in the sampling period Ts has reached N. If affirmative, next sampling period
In order to shift to the process of Ts, the process returns to the synchronization process of step 102. When a negative determination is made, the process proceeds to the pseudo input data calculation in step 108, and the pseudo data of the input data to be subjected to the next filtering process is set.
Repeat step 105.
この擬似入力データの作成方法としては、前述したよ
うに、次の方法を適用することができる。As described above, the following method can be applied as a method of creating the pseudo input data.
最新の入力データを用いる方法(すなわち、入力デー
タの変化がないと擬制)、 過去の連続する数点の擬似入力データを含む入力デー
タから求めた補間データを用いる方法、 擬似入力データを零とし、フィルタ演算の実行周期TF
をサンプリング周期Tsの1/2とする方法、 A/D変換された最新の入力データに所定の係数を乗じ
て用いる方法。A method using the latest input data (that is, a hypothesis that there is no change in the input data), a method using interpolation data obtained from input data including several past pseudo input data, and setting the pseudo input data to zero, Execution cycle T F of filter operation
Is set to 1/2 of the sampling period Ts, and the latest input data subjected to A / D conversion is multiplied by a predetermined coefficient.
ここで、上述した処理手順をタイムチャートに示して
説明する。Here, the above-described processing procedure will be described with reference to a time chart.
第6図は、上記周期の否N=Ts/Tp(=fp/fs)を2に
した場合のタイムチャートである。同図(a)はS/H回
路3に与えられるサンプリングホールド指令信号のタイ
ミングを示しており、同期Tsにてm点の入力データD1〜
Dmが時刻a1〜amにて順次ホールドされる。同図(b)は
A/D変換器4に与えられる指令信号のタイミングを示し
ており、サンプリング周期Tsと同じ周期で入力データD1
〜Dmが時刻b1〜bmにて順次デジタル入力データX1〜Xmに
変換される。そして、同図(c)に示した内容のよう
に、バッファメモリ5に時刻c1〜cmにて順次格納され
る。この格納が終了したタイミングで同図(d)に示す
DSP7の処理が開始される。時間帯d11でバッファメモリ
5の入力データX1〜Xmを取込み、時間帯d12においてそ
れらの入力データX1〜Xmに対して、それぞれ1回目のフ
ィルタ演算処理を実行する。次に時間帯d13は、フィル
タ処理された各データXに基づいて保護リレー演算を実
行する。そして、時間帯d14にて保護リレー演算の結果
を出力する。この出力に続いて2回目のフィルタ演算と
保護リレー演算を開始する。まず、時間帯d21にて前述
した手法のいずれかにより擬似入力データを演算等によ
り決定する。次の時間帯d22,d23は1回目と同様にフィ
ルタ演算と保護リレー演算を行ない、その結果を時間帯
d24で出力して終了する。このように、サンプリング周
期TSの1周期内にフィルタ処理等を実行周期Ts/2で2回
行なう。FIG. 6 is a time chart in the case where N = Ts / Tp (= fp / fs) of the above cycle is set to 2. FIG. 6A shows the timing of the sampling hold command signal given to the S / H circuit 3, and the input data D 1 to m at the point m in the synchronization Ts.
Dm are sequentially held at the time a 1 ~am. FIG.
The timing of the command signal given to the A / D converter 4 is shown, and the input data D 1 has the same cycle as the sampling cycle Ts.
~Dm are successively converted into digital input data X 1 through XM at time b 1 to Bm. Then, as shown in FIG. 3C, the data is sequentially stored in the buffer memory 5 at times c 1 to cm. The timing shown in FIG.
DSP7 processing is started. It takes the input data X 1 through XM buffer memory 5 at time period d 11, with respect to their input data X 1 through XM in the time period d 12, to perform each first filter operation. Then the time zone d 13 performs a protective relay operation based on the data X, which is filtered. Then, outputs the result of the protective relay computation in hours d 14. Following this output, the second filter operation and protection relay operation are started. First, to determine the pseudo input data by calculation or the like by any of the techniques described above with the time zone d 21. In the next time zones d 22 and d 23 , the filter operation and the protection relay operation are performed in the same manner as the first time, and the results are expressed in the time periods d 22 and d 23.
Output with d 24 and exit. As described above, the filtering process and the like are performed twice in the execution cycle Ts / 2 within one sampling cycle T S.
第7図〜第9図に擬似入力データの設定法とそれによ
りフィルタ処理された出力波形の対比して示す。いずれ
もN=2の例であり、それらの図(a)はサンプリング
周期Tsを示し、図(b)は擬似入力データ(図中点線で
示す)を含むフィルタ処理対象の波形を示し、図(c)
はフィルタ処理した結果の波形を示す。7 to 9 show a method of setting pseudo input data and a comparison between output waveforms filtered by the method. In both cases, N = 2, in which (a) shows the sampling period Ts, (b) shows the waveform to be subjected to the filtering process including the pseudo input data (indicated by a dotted line in the figure), and c)
Indicates a waveform resulting from the filtering.
第7図は、前述の方法の例であり、真の入力データ
が得られない時刻t′1,t′2,…では、入力データに変
化がないものと擬制して、直前の真の入力データをその
まま用いて処理した例である。これによれば、同図
(c)に示したように、基本波成分のみの信号を得るこ
とができる。つまり、フィルタ演算処理の阻止域に高周
波成分が除去され、精度の高い入力データが得られる。
これにより、サンプリング周波数fsの2倍の周波数fpで
保護リレー演算を行なうことができる。FIG. 7 shows an example of the above-described method. At times t ′ 1 , t ′ 2 ,... Where no true input data is obtained, it is assumed that there is no change in the input data. This is an example of processing using data as it is. According to this, it is possible to obtain a signal of only the fundamental wave component as shown in FIG. That is, high-frequency components are removed from the stop band of the filter operation processing, and highly accurate input data is obtained.
As a result, the protection relay operation can be performed at a frequency fp that is twice the sampling frequency fs.
第8図は前述の方法の例を示すものであり、真の入
力データが得られない時刻t′1,t′2,…の実行時に
は、直前のt1又はt2における入力データの傾きから補間
して擬似入力データを設定するものである。この例によ
っても第7図と同様に基本波成分のみの信号を得ること
ができる。FIG. 8 shows an example of the above-described method. At the time of execution of times t ′ 1 , t ′ 2 ,... Where true input data cannot be obtained, the slope of the input data at the immediately preceding t 1 or t 2 is calculated. This is to set the pseudo input data by interpolation. According to this example, a signal having only the fundamental wave component can be obtained as in FIG.
第9図は前述の方法の例であり、真の入力データが
得られない時刻t′1,t′2,…の実行時には、入力デー
タを零に擬制して処理するものである。この例によって
も第7図と同様に基本波成分のみの信号が得られる。Figure 9 is an example of the aforementioned methods, the time t '1, t' 2 can not be obtained a true input data, ... at the time of execution, and processes in fiction to zero input data. According to this example, a signal having only the fundamental wave component can be obtained as in FIG.
なお、図示していないが、前述の方法についても、
第7図〜第9図の例から同様の結果を得ることが容易に
理解できる。Although not shown, the above-mentioned method is also used.
It can be easily understood that similar results are obtained from the examples of FIGS. 7 to 9.
ここで、フィルタ処理の実行周期の周波数fpを、入力
データのサンプリング周期の周波数fsのN倍としたこと
により得られるフィルタの周波数特性について説明す
る。Here, the frequency characteristic of the filter obtained by setting the frequency fp of the execution cycle of the filter processing to N times the frequency fs of the sampling cycle of the input data will be described.
第10図に本実施例のデジタルフィルタ処理装置のバン
ドパスフィルタの周波数特性の一例を示す。同図の横軸
は周波数を示し、縦軸はゲインを表わしている。図中曲
線41は目標特性、曲線42は本実施例特性、曲線43はfsと
fpを等しくした場合の特性である。FIG. 10 shows an example of the frequency characteristic of the band-pass filter of the digital filter processing device according to the present embodiment. The horizontal axis in the figure represents frequency, and the vertical axis represents gain. In the figure, a curve 41 is a target characteristic, a curve 42 is a characteristic of the present embodiment, and a curve 43 is fs.
This is the characteristic when fp is equal.
一般に、バンドパスフィルタは零点周波数をOHzと1/2
fp(フィルタ実行周波数の1/2)に設定することから、f
s=fpの場合には特性曲線43に示すように、目標曲線41
から大きく外れた特性となる。これに対し、本実施例に
よれば、フィルタ実行周波数fpがサンプリング周波数fs
の2倍であるため、零点周波数が曲線43の2倍となり、
目標特性41との誤差が小さくなって高精度化されること
になる。Generally, a bandpass filter sets the zero frequency to OHz and 1/2
Since it is set to fp (1/2 of the filter execution frequency), f
When s = fp, as indicated by the characteristic curve 43, the target curve 41
From the characteristics. On the other hand, according to the present embodiment, the filter execution frequency fp is equal to the sampling frequency fs.
Is zero, the zero frequency is twice that of curve 43,
The error with the target characteristic 41 is reduced, and the accuracy is improved.
また、デジタルフィルタは離散信号処理であるため、
S/H回路3の前段に折返し誤差防止用のフィルタ1A〜M
が必要で、サンプリング周波数fsの1/2倍の周波数以上
をしゃ断する必要がある。Also, since digital filters are discrete signal processing,
Filters 1A to 1M at the previous stage of S / H circuit 3 to prevent aliasing error
It is necessary to cut off a frequency equal to or more than 1/2 times the sampling frequency fs.
この点本実施例によれば、デジタルフィルタの処理実
行周波数fpが高くなるため、折返し誤差防止用のフィル
タ1A〜Mの特性は減衰度のゆるやかなフィルタで十分で
ある。これにより、折返し誤差防止用フィルタを小形化
できる。In this respect, according to the present embodiment, since the processing execution frequency fp of the digital filter is increased, the characteristics of the filters 1A to 1M for preventing aliasing errors are sufficient if the filter has a gentle attenuation. As a result, the size of the folding error prevention filter can be reduced.
第11図は、本発明に係るデジタルフィルタ処理装置を
用いて差動リレー装置を構成した一実施例を示してい
る。図示のように送電線51の離れた2点にそれぞれ同一
構成の保護リレー装置52A,52Bを設置し、それら相互間
で信号伝送路53を介して系統状態量(電流データ)をや
りとりし、差動演算により系統の事故を判定しようとす
るものである。各保護リレー装置52A,52Bは変流器54、
変成器55、S/H回路を含むA/D変換器56A,B、デジタルフ
ィルタ57A,B,C、通信端末器58、保護リレー演算ブロッ
ク59を含んで構成されている。FIG. 11 shows an embodiment in which a differential relay device is configured using the digital filter processing device according to the present invention. As shown in the figure, protection relay devices 52A and 52B having the same configuration are respectively installed at two distant points of the transmission line 51, and a system state quantity (current data) is exchanged between them via a signal transmission line 53 to obtain a difference. It is intended to determine an accident in the system by dynamic calculation. Each protection relay device 52A, 52B is a current transformer 54,
It comprises a transformer 55, A / D converters 56A and B including S / H circuits, digital filters 57A, B and C, a communication terminal 58, and a protection relay operation block 59.
このような差動リレー装置では、電流データのサンプ
リング周波数fsを高くすることが精度上望ましい。しか
し、伝送路53の伝送能力から制限を受けてfsを高くでき
ないことがある。この点、本発明のデジタルフィルタ処
理装置によれば、伝送される入力データのサンプリング
周波数fsが低くても、フィルタ処理によりN倍の周波数
により処理された入力データを得ることができ、高精度
な保護リレー演算を行なうことが可能である。In such a differential relay device, it is desirable in terms of accuracy to increase the sampling frequency fs of the current data. However, there is a case where fs cannot be increased due to the limitation due to the transmission capacity of the transmission path 53. In this regard, according to the digital filter processing device of the present invention, even if the sampling frequency fs of the input data to be transmitted is low, it is possible to obtain the input data processed at N times the frequency by the filtering process, and to obtain a highly accurate It is possible to perform a protection relay operation.
以上説明したように、本発明に係るデジタルフィルタ
処理によれば、保護リレー演算に必要な入力データをサ
ンプリング周波数のN倍の周波数(密度)で得られる。
しかして、これを用いて保護リレー装置を構成すること
により、リレー動作判定を高速化することができるとと
もに、高精度化することができる。As described above, according to the digital filter processing according to the present invention, the input data necessary for the protection relay operation can be obtained at a frequency (density) N times the sampling frequency.
Thus, by configuring the protection relay device using this, the speed of the relay operation determination can be increased, and the accuracy can be increased.
第1図は本発明の一実施例のデジタル保護リレー装置の
主要部構成図、第2図は第1図実施例のDSPの構成図、
第3図は第1図実施例のデジタルフィルタの具体例の概
念構成図、第4図はフィルタ特性線図、第5図は第1図
実施例のフィルタ演算と保護リレー演算の処理手順のフ
ローチャート、第6図は第1図実施例の動作を示すタイ
ムチャート、第7図〜第9図は擬似入力データの実施例
の動作を示す波形図、第10図は第1図実施例の周波数特
性の効果を説明する線図、第11図は本発明の一実施例の
差動リレー装置の構成図である。 3……サンプルホールド回路、4……A/D変換器、 7……デジタルシグナルプロセッサ、 52A,52B……保護リレー装置、 53……信号伝送路。FIG. 1 is a configuration diagram of a main part of a digital protection relay device according to an embodiment of the present invention, FIG. 2 is a configuration diagram of a DSP of the embodiment of FIG.
FIG. 3 is a conceptual configuration diagram of a specific example of the digital filter of the embodiment of FIG. 1, FIG. 4 is a filter characteristic diagram, and FIG. 5 is a flowchart of a processing procedure of filter operation and protection relay operation of FIG. 6, FIG. 6 is a time chart showing the operation of the embodiment of FIG. 1, FIGS. 7 to 9 are waveform diagrams showing the operation of the embodiment of the pseudo input data, and FIG. 10 is the frequency characteristic of the embodiment of FIG. FIG. 11 is a configuration diagram of a differential relay device according to an embodiment of the present invention. 3 ... Sample hold circuit, 4 ... A / D converter, 7 ... Digital signal processor, 52A, 52B ... Protection relay device, 53 ... Signal transmission line.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−221516(JP,A) 特開 昭60−182829(JP,A) 特開 昭61−213926(JP,A) 特開 昭62−250816(JP,A) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-61-221516 (JP, A) JP-A-60-182829 (JP, A) JP-A-61-213926 (JP, A) JP-A-62-162 250816 (JP, A)
Claims (4)
取り込んでデジタルデータに変換するA/D変換手段と、
このA/D変換された入力データをフィルタ演算処理する
デジタルフィルタ手段と、このデジタルフィルタ手段に
よりフィルタ処理された入力データに基づいて保護リレ
ー演算処理を行う保護リレー手段とを備えてなり、前記
デジタルフィルタ手段は、前記サンプリング周期Tsの整
数N(但し、Nは2以上)倍の周波数の周期TPで、前記
サンプリング周期Tsの間にN回のフィルタ演算を実行す
るものとし、このN回のフィルタ演算のうちの一の実行
周期においては前記A/D変換された入力データに対して
フィルタ演算を行い、他の実行周期においては過去に入
力された入力データに基づいて予め定めた手順に従って
求めた補間入力データに対してフィルタ演算を行い、前
記保護リレー手段は前記周期Tpに同期して、かつ当該実
行周期にフィルタ処理された入力データに基づいて保護
リレー演算を実行する構成としたデジタル保護リレー装
置。A / D conversion means for taking input data at a fixed sampling period Ts and converting the data into digital data;
Digital filter means for performing a filter operation on the A / D-converted input data, and protection relay means for performing a protection relay operation based on the input data filtered by the digital filter means, wherein the digital The filter means performs N filter operations during the sampling period Ts with a period T P having a frequency that is an integer N (where N is 2 or more) times the sampling period Ts. In one execution cycle of the filter operation, the filter operation is performed on the A / D-converted input data, and in another execution cycle, the filter operation is performed according to a predetermined procedure based on input data input in the past. A filter operation is performed on the interpolated input data, and the protection relay means performs a filter operation in synchronization with the cycle Tp and in the execution cycle. Digital protection relay apparatus configured to perform a protection relay operation based on the input data.
点の入力データと補間入力データに基づいて求められた
ものである請求項1に記載のデジタル保護リレー装置。2. The digital protection relay device according to claim 1, wherein said interpolated input data is obtained based on past several consecutive points of input data and interpolated input data.
に所定の係数を乗じて求められたものである請求項1に
記載のデジタル保護リレー装置。3. The digital protection relay device according to claim 1, wherein the interpolation input data is obtained by multiplying the latest input data by a predetermined coefficient.
ー手段を同一のデジタルシグナルプロセッサを用いて一
体構成とし、フィルタ演算と保護リレー演算を実行周期
Tp内で時分割により実行する構成とした請求項1乃至3
のいずれかに記載のデジタル保護リレー装置。4. The digital filter means and the protection relay means are integrally formed using the same digital signal processor, and a filter operation and a protection relay operation are executed at an execution cycle.
4. The method according to claim 1, wherein the processing is performed by time division within Tp.
Digital protection relay device according to any one of the above.
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