JPH07109973B2 - Digital signal processing circuit - Google Patents
Digital signal processing circuitInfo
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- JPH07109973B2 JPH07109973B2 JP1208721A JP20872189A JPH07109973B2 JP H07109973 B2 JPH07109973 B2 JP H07109973B2 JP 1208721 A JP1208721 A JP 1208721A JP 20872189 A JP20872189 A JP 20872189A JP H07109973 B2 JPH07109973 B2 JP H07109973B2
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Description
「産業上の利用分野」 この発明はデジタルオーディオ機器等に用いて好適なデ
ジタル信号処理回路に関する。 「従来の技術」 音響用DSP（デジタル信号処理回路）に中には、サンプ
リング周波数に対応したタイミングで入力されるタイミ
ング信号に同期して所定の信号処理を繰り返すようにし
たものが多い。この種の回路によれば、種々のサンプリ
ング周波数に対応して入力デジタル信号を処理すること
ができる。 さて、音響信号に対し、イコライザ、残響付加などのデ
ジタル信号処理を行う場合、取り扱う信号の周波数が低
い場合は、サンプリング周波数が低くても、支障なく所
期の信号処理を行うことができる。また、デジタル信号
処理を音響DSPにより実行する場合、入力デジタル信号
のサンプリング周波数が低い程、データメモリ等、処理
に割り当てる資源を節約することができ、経済的であ
る。 従って、処理を行う信号の周波数が低い場合には、すで
にA/D（アナログ／デジタル）変換された信号からデジ
タルローパスフィルタ等により低周波成分を取り出し、
さらに低いサンプリング周波数のデジタル信号への変換
を行い、このようにして得られたデジタル信号に対し、
イコライザ、残響付加等のデジタル信号処理を行うとい
う方法が有効であると考えられる。 「発明が解決しようとする課題」 ところで、音響用DSP等の大規模な回路をCMOS LSIによ
って実現する場合、半導体チップへの収容を可能にする
ためには素子数を節約する必要があり、フリップフロッ
プとして、ダイナミックタイプのものを用いることが多
い。 さて、音響用DSPにおいて、サンプリング周波数を低く
する場合、それに合わせて動作クロックの周波数を変更
する必要がある。しかしながら、音響用DSPがダイナミ
ックタイプのフリップフロップを有している場合、動作
クロックをあまり下げると誤動作するので、サンプリン
グ周波数を著しく下げることが困難であった。また、前
後段に接続される回路との間のデジタル信号の入出力が
動作クロックに同期して行われる場合、動作クロックを
下げるとデータ授受ができなくなるので、サンプリング
周波数を変更することができないという問題があった。 この発明は上述した事情に鑑みてなされたもので、回路
内各部の基本的な動作周波数は変更することなく、しか
も、所望のサンプリング周波数に対応したデジタル信号
処理を行うことができるデジタル信号処理回路を提供す
ることを目的としている。 「課題を解決するための手段」 この発明は、所定周期の内部動作クロックに従って動作
する素子から構成されたデジタル信号処理回路であっ
て、入力デジタル信号に対する所定のデジタル信号処理
を、該入力デジタル信号に同期した第１のタイミング信
号の周期で繰り返し実行可能な回路を有し、前記第１の
タイミング信号の周期の整数倍の周期を有する第２のタ
イミング信号に基づいて前記入力デジタル信号を取り込
み、該回路によって前記所定のデジタル信号処理を実行
することを特徴としている。 「作用」 上記構成によれば、第１のタイミング信号の周期を適正
な値に設定しておくことにより、各部において正常な基
本動作が得られる。そして、第１のタイミング信号の周
期の整数倍となるように、第２のタイミング信号の周期
を変化させることにより、所望のサンプリング周波数に
対応した信号処理を行うことができる。 「実施例」 以下、図面を参照し、この発明の実施例について説明す
る。TECHNICAL FIELD The present invention relates to a digital signal processing circuit suitable for use in digital audio equipment and the like. "Prior Art" Many audio DSPs (digital signal processing circuits) are configured to repeat predetermined signal processing in synchronization with a timing signal input at a timing corresponding to a sampling frequency. According to this type of circuit, it is possible to process an input digital signal corresponding to various sampling frequencies. By the way, when digital signal processing such as equalizer and reverberation is performed on an acoustic signal, if the frequency of the signal to be handled is low, desired signal processing can be performed without trouble even if the sampling frequency is low. Further, when the digital signal processing is executed by the acoustic DSP, the lower the sampling frequency of the input digital signal, the more the resources such as the data memory allocated to the processing can be saved, which is economical. Therefore, when the frequency of the signal to be processed is low, low frequency components are extracted from the signal that has already been A / D (analog / digital) converted by a digital low pass filter, etc.
Converting to a digital signal with a lower sampling frequency, for the digital signal thus obtained,
A method of performing digital signal processing such as equalizer and reverberation is considered effective. "Problems to be solved by the invention" By the way, when a large-scale circuit such as a DSP for audio is realized by a CMOS LSI, it is necessary to save the number of elements in order to accommodate it in a semiconductor chip. As a group, a dynamic type is often used. By the way, in the case of the audio DSP, when the sampling frequency is lowered, it is necessary to change the frequency of the operation clock accordingly. However, if the audio DSP has a dynamic type flip-flop, it will be erroneous if the operating clock is lowered too much, so it was difficult to significantly reduce the sampling frequency. In addition, when inputting / outputting a digital signal to / from a circuit connected to the preceding and following stages is performed in synchronization with the operation clock, if the operation clock is lowered, data cannot be exchanged, so the sampling frequency cannot be changed. There was a problem. The present invention has been made in view of the above-mentioned circumstances, and a digital signal processing circuit that can perform digital signal processing corresponding to a desired sampling frequency without changing the basic operating frequency of each part in the circuit. Is intended to provide. "Means for Solving the Problem" The present invention relates to a digital signal processing circuit including an element that operates according to an internal operation clock having a predetermined cycle, wherein predetermined digital signal processing is performed on an input digital signal. A circuit that can be repeatedly executed in a cycle of a first timing signal synchronized with the input timing, and that captures the input digital signal based on a second timing signal having a cycle that is an integer multiple of the cycle of the first timing signal, The predetermined digital signal processing is executed by the circuit. [Operation] According to the above configuration, by setting the cycle of the first timing signal to an appropriate value, a normal basic operation can be obtained in each unit. Then, by changing the cycle of the second timing signal so that it becomes an integral multiple of the cycle of the first timing signal, it is possible to perform signal processing corresponding to the desired sampling frequency. [Embodiment] An embodiment of the present invention will be described below with reference to the drawings.
【第１実施例】 第１図は、この発明の第１実施例によるデジタル信号処
理回路ＡおよびＢ（以下、DSP A および DSP B）を用い
たデジタル信号処理システムを示したブロック図であ
る。これらDSP A および DSP Bの各々では、データ入力
端子Ｄに入力される時系列のデジタル信号Ｄ（）,D
（ｎ＋１），…に対し畳み込み演算が施され、その結果
が出力端子Ｏから出力される。具体的には、入力端子Ｄ
を介し取り込まれたデジタルデータはDSP AおよびDSP B
内部のシフトレジスタに入力されて順次シフトされ、そ
の都度、シフトレジスタ各段出力に所定の係数が乗算さ
れると共に各乗算結果が加算され、その結果が出力端子
Ｏから出力される。 DSP AおよびDSP Bの各々は、前述のシフトレジスタ、入
力端子Ｄに与えられる入力デジタル信号を取り込む入力
インターフェース回路、上記係数乗算加算処理結果を外
部へ出力する出力インターフェース回路等の各部におい
て、ダイナミックタイプのフリップフロップをデータ記
憶用素子として使用している。そして、これらのダイナ
ミックタイプのフリップフロップには、入力端子CKに与
えられるマスタクロックMCLKが常時供給される。また、
DSP AおよびDSP Bでは、入力端子T1に入力される第１の
タイミング信号に基づいて、入力端子Ｄに到来するデジ
タル信号のサンプリング周期Tsの切り換わりの検出が行
われ、例えば前述の係数乗算加算処理等の制御が行われ
る。また、前述の入力インターフェース回路における新
規データの取り込み動作、出力インターフェース回路に
おける演算結果の出力動作、シフトレデスタにおけるシ
フト動作等は、第１のタイミング信号および入力端子T2
に入力される第２のタイミング信号が共にアサート（有
効化）された場合にイネーブル（能動化）される。 以下、第２図のタイムチャートを参照し、第１図のよう
に接続されたデジタル信号処理システムにおける動作を
説明する。このデジタル信号処理システムでは、図示し
たように、入力デジタル信号Ｄ（ｎ）,D（ｎ＋１），…
の切り換わりタイミングに同期した信号TM1が、DSP Aお
よびDSP Bに第１のタイミング信号として供給される。
また、DSP Aには、第２のタイミング信号として信号TM1
が供給され、DSP Bには、信号TM1の1/4の周波数の信号T
M2が第２のタイミング信号として供給される。 従って、DSP Aにおいて、入力データＤ（ｎ）,D（＋
１），…の取り込み、シフトレジスタにおけるシフト動
作、シフトレジスタ各段出力に対する係数乗算および各
乗算結果の加算処理、および演算結果の出力処理等のす
べての処理は、信号TM1がアサートされるのに同期して
イネーブルされ、実行される。第３図（ａ）は、DSP A
内に取り込まれたデータがシフトレジスタの各段をシフ
トする様子を示したものである。この図において、n1,n
2,…等は、入力デジタル信号のサンプリング周期の切り
換わり回数であり、時刻に対応する。従って、以後、便
宜上、例えば時刻1といった呼びかたをする。同図に
示すように、DSP Aに入力されたデータＤ（）は、時
刻1において、この図における最下段、すなわち、シ
フトレジスタの第１段目に入力され、これに伴って、既
入力済みのデータＤ（ｎ−１）,D（ｎ−２），…は、順
次、後段（この図では上方）に１段シフトされる。以
後、信号TM1に同期して、新規入力データＤ（ｎ＋１）,
D（ｎ＋２），…が、順次入力され、入力済みのデータ
は順次、後段にシフトされる。また、信号TM1に同期し
て、演算処理結果Ｏ（ｊ）,O（ｊ＋１），…が順次出力
される。このように、DSP Aでは、入力デジタル信号と
全く同じサンプリング周波数による信号処理が行われ
る。 次に、DSP Bでは、第２のタイミング信号として信号TM2
が入力されているので、入力データの取り込み、シフト
レジスタにおけるシフト動作、および演算結果の出力処
理は、信号TM2に同期して実行される。すなわち、第２
図に示すように信号TM2が与えられた場合は、信号TM2に
同期し、入力データ４サンプルに対して１サンプルの割
合でデータが取り込まれ、取り込んだデータのシフト処
理が行われる。ここで、回路各部における係数乗算等の
演算処理は第１のタイミング信号TM1に同期して制御さ
れるが、第２のタイミング信号TM2がアサートされない
限り、各演算処理結果は他の各部に供給されない。第３
図（ｂ）にDSP B内部におけるシフトレジスタの動作を
示す。同図に示すように、信号TM2に同期してシフトレ
ジスタのシフト処理が行われる。そして、それに同期し
て、第２図に示すように、信号処理結果Ｏ（ｋ）,O（ｋ
＋１），…が、順次出力される。すなわち、DSP Bで
は、入力デジタル信号本来のサンプリング周波数の1/4
のサンプリング周波数に対応した信号処理が行われる。 以上説明した各動作を可能にするための、シフトレジス
タの１ステージ分の回路の構成例を第４図に示す。な
お、入力インターフェース回路および演算結果を出力す
る出力インターフェース回路等も同様の回路構成とす
る。また、第５図は第４図の動作を説明するタイムチャ
ートであり、同図には、第１図に示したDSP Bのよう
に、第１のタイミング信号として信号TM1、第２のタイ
ミング信号として信号TM2が供給された場合が例示され
ている。 第４図において、11はダイナミックタイプのフリップフ
ロップであり、常時、マスタクロックMCLKが供給され
る。また、12はセレクタ、13はANDゲートである。第４
図の回路がシフトレジスタ１ステージ分の回路の場合、
前段からシフトされて来るデータが入力信号INとして与
えられ、後段へは出力信号OUTが供給される。 第５図に示すように、信号TM1がアサートされる（立ち
下がる）と、それより所定時間遅れて所定幅のタイミン
グパルスＡが発生され、信号TM2がアサートされる（立
ち下がる）と、信号TM1の１周期Ts相当のパルス幅のタ
イミングパルスＢが発生される。なお、これらのタイミ
ングパルスはDSPに内蔵された図示してないパルス発生
回路によって発生される。 まず、タイミングパルスＡが“1"で、タイミングパルス
Ｂが“0"の場合、ANDゲート13の出力信号Ｓは“0"とな
り、フリップフロップ11の出力データがセレクタ12によ
って選択される。従って、この期間は、フリップフロッ
プ11の出力データがマスタクロックMCLKに同期して再び
フリップフロップ11に書き込まれ、同一データの保持動
作が行われる。 次に、タイミングパルスＡおよびＢが共に“1"になる
と、ANDゲート13の出力信号Ｓは“1"となり、この時点
で入力信号INがセレクタ12によって選択される。この結
果、入力信号INがマスタクロックMCLKに同期してフリッ
プフロップ11に書き込まれる。 このように、第４図の回路によれば、信号TM1およびTM2
が共にアサートされる場合にフリップフロップ11への新
規データの書き込みが行われるので、この回路をシフト
レジスタ、入力インターフェース回路、および出力イン
ターフェース回路等に適用することにより、上述した所
望のサンプリング周波数に対応したタイミング制御を行
うことができる。また、タイミング信号TM1のみがアサ
ートされる期間はフリップフロップ11の保持動作が行わ
れるので、信号TM2の周波数を下げた場合においても正
常な動作が得られる。First Embodiment FIG. 1 is a block diagram showing a digital signal processing system using digital signal processing circuits A and B (hereinafter, DSP A and DSP B) according to a first embodiment of the invention. In each of these DSP A and DSP B, time-series digital signals D (), D input to the data input terminal D are input.
A convolution operation is performed on (n + 1), ... And the result is output from the output terminal O. Specifically, the input terminal D
Digital data captured via DSP A and DSP B
It is input to the internal shift register and sequentially shifted, each time the output of each stage of the shift register is multiplied by a predetermined coefficient and each multiplication result is added, and the result is output from the output terminal O. Each of the DSP A and DSP B is a dynamic type in each part such as the shift register, the input interface circuit for taking in the input digital signal given to the input terminal D, and the output interface circuit for outputting the coefficient multiplication / addition processing result to the outside. The flip-flop of is used as a data storage element. The master clock MCLK supplied to the input terminal CK is constantly supplied to these dynamic flip-flops. Also,
In DSP A and DSP B, switching of the sampling cycle Ts of the digital signal arriving at the input terminal D is detected based on the first timing signal input to the input terminal T 1 , and for example, the coefficient multiplication described above is performed. Control such as addition processing is performed. In addition, the first timing signal and the input terminal T 2 are used for the operation of fetching new data in the input interface circuit, the output operation of the operation result in the output interface circuit, the shift operation in the shift register, and the like.
Is enabled (activated) when the second timing signals input to the both are asserted (validated) together. The operation of the digital signal processing system connected as shown in FIG. 1 will be described below with reference to the time chart of FIG. In this digital signal processing system, as shown in the figure, input digital signals D (n), D (n + 1), ...
The signal TM 1 synchronized with the switching timing of is supplied to DSP A and DSP B as the first timing signal.
In addition, the signal TM 1 is supplied to the DSP A as the second timing signal.
Is supplied to DSP B, and signal T having a frequency 1/4 that of signal TM 1 is supplied.
M 2 is supplied as the second timing signal. Therefore, in DSP A, the input data D (n), D (+
The signal TM 1 is asserted in all processes such as 1), ..., Shift operation in the shift register, coefficient multiplication for each stage output of the shift register, addition process of each multiplication result, and output process of operation result. It is enabled and executed in synchronization with. Figure 3 (a) shows DSP A
It shows how the data taken in shifts each stage of the shift register. In this figure, n 1 , n
2 , etc. are the switching times of the sampling period of the input digital signal, and correspond to the time. Therefore, hereinafter, for the sake of convenience, it will be referred to as time 1 , for example. As shown in the figure, the data D () input to the DSP A is input to the bottom stage in this figure, that is, the first stage of the shift register at time 1 , and the data D () that has already been input is accordingly input. Data D (n-1), D (n-2), ... Of are sequentially shifted one stage to the subsequent stage (upward in this figure). After that, in synchronization with the signal TM 1 , new input data D (n + 1),
D (n + 2), ... Are sequentially input, and the input data is sequentially shifted to the subsequent stage. Further, in synchronization with the signal TM 1 , the calculation processing results O (j), O (j + 1), ... Are sequentially output. In this way, DSP A performs signal processing at the same sampling frequency as that of the input digital signal. Next, in DSP B, the signal TM 2 is used as the second timing signal.
Is input, the input data acquisition, the shift operation in the shift register, and the operation result output processing are executed in synchronization with the signal TM 2 . That is, the second
As shown in the figure, when the signal TM 2 is given, data is taken in at a ratio of 1 sample to 4 samples of input data in synchronization with the signal TM 2, and the taken-in data is shifted. Here, the arithmetic processing such as coefficient multiplication in each part of the circuit is controlled in synchronization with the first timing signal TM 1. However, unless the second timing signal TM 2 is asserted, the result of each arithmetic processing is transmitted to other parts. Not supplied. Third
The operation of the shift register inside DSP B is shown in FIG. As shown in the figure, the shift process of the shift register is performed in synchronization with the signal TM 2 . Then, in synchronization with this, as shown in FIG. 2, the signal processing results O (k), O (k
+1), ... Are sequentially output. That is, in DSP B, 1/4 of the original sampling frequency of the input digital signal
Signal processing corresponding to the sampling frequency is performed. FIG. 4 shows a configuration example of a circuit for one stage of the shift register for enabling each operation described above. The input interface circuit and the output interface circuit that outputs the calculation result have the same circuit configuration. Further, FIG. 5 is a time chart for explaining the operation of FIG. 4, in which the signal TM 1 and the second timing are used as the first timing signal like the DSP B shown in FIG. The case where the signal TM 2 is supplied as the signal is illustrated. In FIG. 4, reference numeral 11 denotes a dynamic type flip-flop, which is constantly supplied with the master clock MCLK. Further, 12 is a selector and 13 is an AND gate. Fourth
When the circuit in the figure is a circuit for one stage of shift register,
The data shifted from the previous stage is given as the input signal IN, and the output signal OUT is supplied to the latter stage. As shown in FIG. 5, when the signal TM 1 is asserted (falls), a timing pulse A having a predetermined width is generated with a delay of a predetermined time, and when the signal TM 2 is asserted (falls). A timing pulse B having a pulse width corresponding to one cycle Ts of the signal TM 1 is generated. These timing pulses are generated by a pulse generator circuit (not shown) built in the DSP. First, when the timing pulse A is “1” and the timing pulse B is “0”, the output signal S of the AND gate 13 becomes “0” and the output data of the flip-flop 11 is selected by the selector 12. Therefore, during this period, the output data of the flip-flop 11 is written in the flip-flop 11 again in synchronization with the master clock MCLK, and the same data holding operation is performed. Next, when both the timing pulses A and B become "1", the output signal S of the AND gate 13 becomes "1", and the input signal IN is selected by the selector 12 at this time. As a result, the input signal IN is written in the flip-flop 11 in synchronization with the master clock MCLK. Thus, according to the circuit of FIG. 4, the signals TM 1 and TM 2 are
Since new data is written to the flip-flop 11 when both are asserted, by applying this circuit to the shift register, the input interface circuit, the output interface circuit, etc., it is possible to achieve the desired sampling frequency described above. The timing control can be performed. Further, since the holding operation of the flip-flop 11 is performed during the period in which only the timing signal TM 1 is asserted, normal operation can be obtained even when the frequency of the signal TM 2 is lowered.
【第２実施例（信号遅延回路としてＲＡＭを用いる場
合）】 アドレスカウンタをカウント動作させ、カウンタ出力を
書き込みアドレスとしてRAMに供給して新規データの書
き込み動作を行うと共に、書き込みアドレスに所定値を
加算した値を読み出しアドレスとしてRAMに供給して記
憶データを読み出すようにすることで、シフトレジスタ
と同等の信号遅延回路を構成することができる。この場
合、書き込みアドレスと読み出しアドレスとの差によっ
て遅延信号の遅延時間が与えられる。この種のRAMによ
る信号遅延回路を用いたDSPにこの発明を適用する場合
は、前述の第１のタイミング信号および第２のタイミン
グ信号が共にアサートされた場合に、アドレスカウンタ
のカウント動作、および新規データのRAMへの書き込み
が実行されるようにRAMの入出力制御回路を構成する。 第６図（ａ）および（ｂ）は、このようなRAMによる信
号遅延回路を、この実施例におけるDSP AおよびDSP Bに
適用した場合の動作を示したものである。これらの図で
は、DSP AおよびDSP Bが、順次入力される４サンプルの
データに対し、処理を行う場合について例示されてい
る。図中、矢印Ｐは新規入力データを書き込む位置を示
している。これらの図に示すように、既にデータの入力
されたアドレスの内、最も古いデータの記憶されたアド
レスに新規データが書き込まれる。そして、DSP Aにつ
いては、入力データのサンプリング周期の切り換わりに
同期して、すなわち、時刻1，2，…の各時刻におい
て、新規データが書き込まれ、DSP Bについては、時刻n
1,n5，…において新規データの書き込みが行われる。そ
して、RAMへの入出力動作と並行し、RAMからの読み出し
データに対する演算処理が行われるが、演算結果の外部
への出力は第１および第２のタイミング信号が共にアサ
ートされるのに同期して行われる。 このようにRAMをシフトレジスタの代わりに用いても、
上述したシフトレジスタを用いた場合と同様な効果が得
られる。[Second embodiment (when RAM is used as a signal delay circuit)] The address counter is operated to count, the counter output is supplied to the RAM as a write address to perform new data write operation, and a predetermined value is added to the write address. A signal delay circuit equivalent to the shift register can be configured by supplying the RAM as the read address and reading the stored data. In this case, the delay time of the delay signal is given by the difference between the write address and the read address. When the present invention is applied to the DSP using the signal delay circuit of this kind of RAM, when the first timing signal and the second timing signal are both asserted, the counting operation of the address counter and the new The input / output control circuit of the RAM is configured so that the data writing to the RAM is executed. FIGS. 6 (a) and 6 (b) show the operation when the signal delay circuit by such a RAM is applied to DSP A and DSP B in this embodiment. In these drawings, DSP A and DSP B exemplify a case where data of four samples that are sequentially input is processed. In the figure, an arrow P indicates a position where new input data is written. As shown in these figures, new data is written to the address where the oldest data is stored among the addresses where data has already been input. Then, for DSP A, new data is written in synchronization with the switching of the sampling cycle of the input data, that is, at each time of times 1 , 2 , ...
New data is written at 1 , n 5 , .... Then, in parallel with the input / output operation to / from the RAM, the arithmetic processing for the read data from the RAM is performed, but the output of the arithmetic result to the outside is synchronized with the assertion of both the first and second timing signals. Is done. Even if you use RAM instead of shift register like this,
The same effect as when the shift register described above is used can be obtained.
第７図はこの発明の応用例を説明する図である。前述し
た第１実施例と同様、DSP Aには第１および第２のタイ
ミング信号として入力信号のサンプリング周波数と同一
周波数の信号TM1が与えられ、DSP Bには第１のタイミン
グ信号として信号TM1が、第２のタイミング信号として
信号TM1の1/N（Ｎは整数）の周波数の信号TM2が与えら
れる。DSP Bには、ローパスフィルタ21によって抽出さ
れた入力信号の低域成分が入力される。また、減算器22
によって、入力信号からローパスフィルタ21の出力が減
算され、その結果得られる入力信号の高域成分がDSP A
に入力される。DSP Aでは、入力サンプリング周波数と
同じ周波数に同期し、高域成分に対する信号処理が行わ
れ、結果が出力される。一方、DSP Bでは、入力サンプ
リング周波数の1/Nの周波数に同期し、低域成分に対す
る信号処理が行われ、結果が出力される。DSP Bの信号
処理結果は、オーバサンプリングタイプのローパスフィ
ルタ23によって補間され、元の入力信号と同じサンプリ
ング周波数に戻される。そして、DSP Aの出力とローパ
スフィルタ23の出力とが加算器24によって加算されて出
力される。このように、低域および高域の信号処理が複
数のDSPに分散されて実行され、両方の信号処理結果が
加算されて、最終的な信号処理結果が得られる。 このような信号処理システムの場合、ローパスフィルタ
21,23、減算器22、加算器24が必要となるが、DSP Bのサ
ンプリング周波数を下げることができ、低域信号処理に
係る回路の素子数を低減することができるので、システ
ム全体の素子数を低減することができる。なお、第７図
では、入力信号帯域を高域および低域に２分割して各々
を信号処理する場合を示したが、必要に応じ、さらに３
分割,4分割と分割数を増やすことが可能であることは言
うまでもない。 なお、以上説明した実施例では、入力デジタル信号を取
り込む時刻0，4，8，…（第２図）において、DSP
Bから出力データＯ（ｋ）,O（ｋ＋１），…が出力され
るような位相関係になっているが、この位相関係は構築
しようとするデジタル信号処理システムに応じてタイミ
ング設計する。勿論、この場合、前段の回路から正規の
データが出力されるタイミングと、DSPがデータを取り
込むタイミングが一致せねばならないし、また、DSPが
正規のデータを出力するタイミングと後段の回路がデー
タを取り込むタイミングとを一致させねばならないこと
は言うまでもない。また、第２図では、時刻n0,n4，…
以外の時刻においては、DSP Bの出力をゼロとした例を
示したが、例えば、時刻0，1，2，3については
時刻0における出力値を引き継ぐように設計し、DSP B
に後続する回路のデータ取り込み可能期間を拡張するよ
うにしてもよい。また、以上説明した実施例では、畳み
込み演算処理を行うDSPを例に説明したが、この発明は
畳み込み演算以外の信号処理をも含んだ一般的なDSPに
適用することが可能である。 「発明の効果」 この発明によれば、所定周期の内部動作クロックに従っ
て動作する素子から構成されたデジタル信号処理回路で
あって、入力デジタル信号に対する所定のデジタル信号
処理を、該入力デジタル信号に同期した第１のタイミン
グ信号の周期で繰り返し実行可能な回路を有し、前記第
１のタイミング信号の周期の整数倍の周期を有する第２
のタイミング信号に基づいて前記入力デジタル信号を取
り込み、該回路によって前記所定のデジタル信号処理を
実行するようにしたので、所定の動作周波数で動作すべ
き回路の正常な動作を損なうことなく、各種サンプリン
グ周波数に対応したデジタル信号処理を行うことができ
るという効果が得られる。FIG. 7 is a diagram for explaining an application example of the present invention. Similar to the above-described first embodiment, DSP A is supplied with the signal TM 1 having the same frequency as the sampling frequency of the input signal as the first and second timing signals, and DSP B is supplied with the signal TM 1 as the first timing signal. 1, 1 / N of the signal TM 1 as a second timing signal (N is an integer) is given signal TM 2 frequency. The low frequency component of the input signal extracted by the low pass filter 21 is input to the DSP B. Also, the subtractor 22
Causes the output of the low-pass filter 21 to be subtracted from the input signal, and the resulting high frequency component of the input signal is DSP A
Entered in. In DSP A, signal processing is performed on the high frequency component in synchronization with the same frequency as the input sampling frequency, and the result is output. On the other hand, in DSP B, signal processing is performed on the low frequency component in synchronization with the frequency of 1 / N of the input sampling frequency, and the result is output. The signal processing result of the DSP B is interpolated by the oversampling type low-pass filter 23 and returned to the same sampling frequency as the original input signal. Then, the output of the DSP A and the output of the low pass filter 23 are added by the adder 24 and output. In this way, low-frequency and high-frequency signal processing is distributed to and executed by a plurality of DSPs, both signal processing results are added, and a final signal processing result is obtained. For such signal processing systems, a low pass filter
21,23, subtractor 22, and adder 24 are required, but the sampling frequency of DSP B can be lowered, and the number of elements in the circuit related to low-frequency signal processing can be reduced. The number can be reduced. Although FIG. 7 shows a case where the input signal band is divided into a high frequency band and a low frequency band, and signal processing is performed on each of the two, it is possible to further divide the input signal frequency by 3 or more.
It goes without saying that it is possible to increase the number of divisions, four divisions and so on. It should be noted that in the embodiment described above, the DSP is loaded at time 0 , 4 , 8 , ... (FIG. 2) at which the input digital signal is taken in.
The phase relationship is such that the output data O (k), O (k + 1), ... Is output from B, but this phase relationship is designed in timing according to the digital signal processing system to be constructed. Of course, in this case, the timing at which the normal data is output from the circuit in the previous stage and the timing at which the DSP takes in the data must match, and the timing at which the DSP outputs the normal data and the circuit in the subsequent stage output the data. It goes without saying that the timing of importing must match. In addition, in FIG. 2, times n 0 , n 4 , ...
At time other than, an example in which the zero output of the DSP B, for example, time 0, 1, 2, 3 designed to take over the output value at time 0 for, DSP B
The data fetchable period of the circuit subsequent to may be extended. Further, in the embodiment described above, the DSP that performs the convolution operation processing is described as an example, but the present invention can be applied to a general DSP that also includes signal processing other than the convolution operation. [Effect of the Invention] According to the present invention, there is provided a digital signal processing circuit constituted by elements operating according to an internal operation clock of a predetermined cycle, wherein predetermined digital signal processing for an input digital signal is synchronized with the input digital signal. A circuit that can be repeatedly executed in the cycle of the first timing signal, and has a cycle that is an integral multiple of the cycle of the first timing signal.
Since the input digital signal is taken in based on the timing signal and the predetermined digital signal processing is executed by the circuit, various samplings can be performed without impairing the normal operation of the circuit that should operate at the predetermined operating frequency. The effect that digital signal processing corresponding to the frequency can be performed is obtained.
第１図はこの発明の第１実施例によるデジタル信号処理
回路を用いて構成したデジタル信号処理システムのブロ
ック図、第２図は同実施例の動作を示すタイムチャー
ト、第３図は同実施例におけるDSP AおよびDSP Bの内部
のシフトレジスタの動作を示す図、第４図は同実施例に
用いられるシフトレジスタの１ステージ分の回路を例示
した図、第５図は第４図の回路の動作を示すタイムチャ
ート、第６図はこの発明の第２実施例におけるRAMの動
作を説明する図、第７図はこの発明の応用例を説明する
図である。 A,B……DSP（デジタル信号処理回路）、11……ダイナミ
ックタイプのフリップフロップ、12……セレクタ、13…
…ANDゲート。FIG. 1 is a block diagram of a digital signal processing system constructed by using a digital signal processing circuit according to the first embodiment of the present invention, FIG. 2 is a time chart showing the operation of the same embodiment, and FIG. 3 is the same embodiment. Showing the operation of the shift register inside DSP A and DSP B in FIG. 4, FIG. 4 is a diagram illustrating a circuit for one stage of the shift register used in the embodiment, and FIG. 5 is a diagram showing the circuit of FIG. FIG. 6 is a time chart showing the operation, FIG. 6 is a view for explaining the operation of the RAM in the second embodiment of the present invention, and FIG. 7 is a view for explaining an application example of the present invention. A, B: DSP (digital signal processing circuit), 11: Dynamic type flip-flop, 12: Selector, 13 ...
… And gate.
フロントページの続き (56)参考文献 特開 平３−65813（ＪＰ，Ａ) 特開 平２−141117（ＪＰ，Ａ) 特開 平１−175311（ＪＰ，Ａ) 特開 昭63−120515（ＪＰ，Ａ) 特開 平３−28892（ＪＰ，Ａ) 特開 平３−24599（ＪＰ，Ａ) 特開 昭62−279708（ＪＰ，Ａ) 特開 昭63−261912（ＪＰ，Ａ) 持田，高橋，津田，本間「ディジタル信 号処理システム」（1985−10−25）東海大 学出版会Ｐ．164−169Continuation of the front page (56) Reference JP-A-3-65813 (JP, A) JP-A-2-141117 (JP, A) JP-A-1-175311 (JP, A) JP-A-63-120515 (JP , A) JP 3-28892 (JP, A) JP 3-24599 (JP, A) JP 62-279708 (JP, A) JP 63-261912 (JP, A) Mochida, Takahashi , Tsuda, Honma "Digital Signal Processing System" (1985-10-25) Tokai University Press P. 164-169
Claims (1)
する素子から構成されたデジタル信号処理回路であっ
て、 入力デジタル信号に対する所定のデジタル信号処理を、
該入力デジタル信号に同期した第１のタイミング信号の
周期で繰り返し実行可能な回路を有し、 前記第１のタイミング信号の周期の整数倍の周期を有す
る第２のタイミング信号に基づいて前記入力デジタル信
号を取り込み、該回路によって前記所定のデジタル信号
処理を実行する ことを特徴とするデジタル信号処理回路。1. A digital signal processing circuit comprising elements operating according to an internal operation clock of a predetermined cycle, wherein predetermined digital signal processing for an input digital signal is performed.
A circuit that can be repeatedly executed at a cycle of a first timing signal synchronized with the input digital signal, and the input digital signal is generated based on a second timing signal having a cycle that is an integral multiple of the cycle of the first timing signal. A digital signal processing circuit, which receives a signal and executes the predetermined digital signal processing by the circuit.
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Family Applications (1)
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-
1989
- 1989-08-11 JP JP1208721A patent/JPH07109973B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 持田，高橋，津田，本間「ディジタル信号処理システム」（１９８５−１０−２５）東海大学出版会Ｐ．１６４−１６９ |
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| JPH0372710A (en) | 1991-03-27 |
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