RU2011112695A - Устройство циклического сдвига, способ циклического сдвига, устройство декодирования ldpc-кода, телевизионный приемник и приемная система - Google Patents

Устройство циклического сдвига, способ циклического сдвига, устройство декодирования ldpc-кода, телевизионный приемник и приемная система Download PDF

Info

Publication number
RU2011112695A
RU2011112695A RU2011112695/08A RU2011112695A RU2011112695A RU 2011112695 A RU2011112695 A RU 2011112695A RU 2011112695/08 A RU2011112695/08 A RU 2011112695/08A RU 2011112695 A RU2011112695 A RU 2011112695A RU 2011112695 A RU2011112695 A RU 2011112695A
Authority
RU
Russia
Prior art keywords
output
data
shift
portions
cyclic shift
Prior art date
Application number
RU2011112695/08A
Other languages
English (en)
Other versions
RU2480905C2 (ru
Inventor
Такаси ЁКОКАВА (JP)
Такаси Ёкокава
Original Assignee
Сони Корпорейшн (JP)
Сони Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сони Корпорейшн (JP), Сони Корпорейшн filed Critical Сони Корпорейшн (JP)
Publication of RU2011112695A publication Critical patent/RU2011112695A/ru
Application granted granted Critical
Publication of RU2480905C2 publication Critical patent/RU2480905C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/762—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data having at least two separately controlled rearrangement levels, e.g. multistage interconnection networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/1137—Partly parallel processing, i.e. sub-blocks or sub-groups of nodes being processed in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1168—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices wherein the sub-matrices have column and row weights greater than one, e.g. multi-diagonal sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6519—Support of multiple transmission or communication standards
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
    • G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Multimedia (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Error Detection And Correction (AREA)

Abstract

1. Устройство циклического сдвига, содержащее: ! многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем, чтобы вывести М порций сдвиговых данных; и ! схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных; ! при этом в случае циклического сдвига параллельных данных, состоящих из N порций входных данных, причем N меньше М на величину k сдвига, меньшую N, ! упомянутая схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ую порцию сдвиговые данные с первой по (N-k)-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем, ! и с возможностью выбирать и выводить в качестве выходных данных с (N-k+1)-ой по N-ую порцию сдвиговые данные с (N-k+1+(M-N))-ой по (N+(М-М))-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем. ! 2. Устройство циклического сдвига по п.1, в котором схема выбора включает в себя: ! N-1 селекторов, выполненных с возможностью выбора n-ой или (n+(М-N))-ой порции сдвиговых данных, относящихся к n, которое является целым числом в диапазоне от 2 до N, и вывода ее в качестве n-ой порции выходных данных, ! при этом в случае осуществления многорегистровым циклическим сдвигателем циклического сдвига параллельных данных, состоящих из М порций входных данных, ! схема выбора выпол�

Claims (12)

1. Устройство циклического сдвига, содержащее:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем, чтобы вывести М порций сдвиговых данных; и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае циклического сдвига параллельных данных, состоящих из N порций входных данных, причем N меньше М на величину k сдвига, меньшую N,
упомянутая схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ую порцию сдвиговые данные с первой по (N-k)-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и с возможностью выбирать и выводить в качестве выходных данных с (N-k+1)-ой по N-ую порцию сдвиговые данные с (N-k+1+(M-N))-ой по (N+(М-М))-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.
2. Устройство циклического сдвига по п.1, в котором схема выбора включает в себя:
N-1 селекторов, выполненных с возможностью выбора n-ой или (n+(М-N))-ой порции сдвиговых данных, относящихся к n, которое является целым числом в диапазоне от 2 до N, и вывода ее в качестве n-ой порции выходных данных,
при этом в случае осуществления многорегистровым циклическим сдвигателем циклического сдвига параллельных данных, состоящих из М порций входных данных,
схема выбора выполнена с возможностью выводить первую порцию сдвиговых данных в качестве первой порции выходных данных, и при помощи (n-1)-ого селектора, выполненного с возможностью выбора n-ой порции или (n+(M-N))-ой порции сдвиговых данных,
выбирать и выводить n-ую порцию сдвиговых данных в качестве n-ой порции выходных данных,
и выводить сдвиговые данные с (N+1)-ой по М-ую порции в качестве выходных данных с (N+1)-ой по М-ую порцию,
а в случае осуществления многорегистровым циклическим сдвигателем циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига,
выводить первую порцию сдвиговых данных в качестве первой порции выходных данных,
и при помощи селекторов с первого по (N-k-1)-ый
выбирать и выводить n-ую порцию сдвиговых данных в качестве n-ой порции выходных данных,
а при помощи селекторов с (N-k)-ого по (N-1)-ый,
выбирать и выводить (n+(М-N))-ую порцию сдвиговых данных в качестве n-ой порции выходных данных.
3. Устройство циклического сдвига по п.2, дополнительно содержащее:
схему управления выбором, выполненную с возможностью управления выбором сдвиговых данных в соответствии с селектором на основе сигнала выбора, указывающего на выполнение циклического сдвига параллельных данных, состоящих из М порций входных данных, или параллельных данных, состоящих из N порций входных данных, а также указывающего величину k сдвига.
4. Устройство циклического сдвига по п.1, в котором М равно 374, а N равно 360.
5. Устройство циклического сдвига по п.1, в котором N принимает Т целочисленных значений N1, N2,…,NT в диапазоне от двух или больше, но меньше, чем М,
при этом, если из Т целочисленных значений N1, N2,…,NT t-oe целочисленное значение в порядке убывания обозначено как Nt,
схема выбора включает в себя:
Nt-1 селекторов с Т+1 входами и одним выходом, выполненеых с возможностью выбора n-ой, (n+(M-N1))-ой, (n+(M-N2))-ой,…,(n+(M-NT-1))-ой или (n+(М-NT))-ой порции сдвиговых данных, относящихся к n, которое является целым числом в диапазоне от 2 до N1, и выводить в качестве n-ой порции выходных данных,
причем в случае осуществления многорегистровым циклическим сдвигателем циклического сдвига параллельных данных, состоящих из М порций входных данных,
схема выбора выполнена с возможностью выводить первую порцию сдвиговых данных в качестве первой порции выходных данных,
и при помощи (n-1)-ого селектора, выполненного с возможностью выбора n-ой, (n+(M-N1))-ой, (n+(M-N2))-ой,…,(n+(M-NT-1))-ой или (n+(M-NT))-ой порции сдвиговых данных,
выбирать и выводить n-ую порцию сдвиговых данных в качестве n-ой порции выходных данных,
и выводить сдвиговые данные с (N1+1)-ой по М-ую порцию в качестве выходных данных с (N1+1)-ой по М-ую порцию,
а в случае осуществления многорегистровым циклическим сдвигателем циклического сдвига параллельных данных, состоящих из Nt порций входных данных, на величину k сдвига, меньшую, чем Nt,
выводить первую порцию сдвиговых данных в качестве первой порции выходных данных,
и при помощи селекторов с первого по (Nt-k-1)-ый
выбирать и выводить n-ую порцию сдвиговых данных в качестве n-ой порции выходных данных,
а при помощи селекторов с (Nt-k)-ого по (Nt-1)-ый
выбирать и выводить (n+(M-Nt))-ую порцию сдвиговых данных в качестве n-ой порции выходных данных.
6. Способ циклического сдвига, характеризующийся тем, что устройство циклического сдвига включает в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем, чтобы вывести М порций сдвиговых данных; и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных,
при этом осуществляют циклический сдвиг параллельных данных, состоящих из N порций упомянутых входных данных, причем N меньше М на величину k сдвига, меньшую, чем N,
при помощи схемы выбора выбирают и выводят в качестве выходных данных с первой по (N-k)-ую порцию сдвиговые данные с первой по (N-k)-ую от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирают и выводят в качестве выходных данных с (N-k+1)-ой по N-ую порцию сдвиговые данные с (N-k+1+(M-N))-ой по (N+(М-N))-ую от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.
7. Устройство декодирования LDPC-кода (кода с низкой плотностью проверок на четность), содержащее:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода; и
средства циклического сдвига, выполненные с возможностью осуществления циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем, чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом упомянутых М порций входных данных;
при этом в случае Q равно М,
осущестлвения вычислительными средствами вывода М сообщений
и циклического сдвига параллельных данных, состоящих из М порций входных данных, причем в качестве М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ую порцию сдвиговые данные с первой по М-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений
и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ую порцию сдвиговые данные с первой по (N-k)-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-ой по N-ую порцию, сдвиговые данные с (N-k+1+(M-N))-ой по (N+(M-N))-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.
8. Телевизионный приемник, содержащий:
средства получения, выполненные с возможностью получения передаваемых данных, включающих в себя LDPC-код, получаемый путем по меньшей мере LDPC-кодирования данных программы; и
средства декодирования LDPC-кода, выполненные с возможностью декодирования LDPC-кода, входящего в состав передаваемых данных;
при этом средства декодирования LDPC-кода включают в себя:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью осуществления циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем, чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений
и циклического сдвига параллельных данных, состоящих из М порций входных данных, причем в качестве М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ую порцию сдвиговые данные с первой по М-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений
и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ую порцию сдвиговые данные с первой по (N-k)-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-ой по N-ую порцию сдвиговые данные с (N-k+1+(M-N))-ой по (N+(M-N))-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.
9. Приемная система, содержащая:
блок обработки декодирования для тракта передачи, выполненный с возможностью подвергать сигнал, получаемый по тракту передачи, декодирующей обработке для тракта передачи, включающей в себя по меньшей мере обработку для коррекции ошибки, вызываемой в тракте передачи; и
блок обработки декодирования для источника информации, выполненный с возможностью подвергать сигнал, подвергнутый декодирующей обработке для тракта передачи, декодирующей обработке для источника информации, включающей в себя по меньшей мере обработку для распаковки сжатой информации для получения исходной информации;
при этом сигнал, получаемый по тракту передачи, является сигналом, получаемым посредством выполнения по меньшей мере кодирования со сжатием информации и кодирования для коррекции ошибок для коррекции ошибки, вызываемой в тракте передачи;
причем кодирование для коррекции ошибок включает в себя LDPC-кодирование;
при этом блок обработки декодирования для тракта передачи включает в себя:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью осуществления циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем, чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений
и циклического сдвига параллельных данных, состоящих из М порций входных данных, причем в качестве М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ую порцию сдвиговые данные с первой по М-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений
и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ую порцию сдвиговые данные с первой по (N-k)-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-ой по N-ую порцию сдвиговые данные с (N-k+1+(M-N))-ой по (N+(M-N))-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.
10. Приемная система, содержащая:
блок обработки декодирования для тракта передачи, выполненный с возможностью подвергать сигнал, получаемый по тракту передачи, декодирующей обработке для тракта передачи, включающей в себя по меньшей мере обработку для коррекции ошибки, вызываемой в тракте передачи; и
выходной блок, выполненный с возможностью вывода изображения или аудиоданных на основе сигнала, подвергаемого декодирующей обработке для тракта передачи;
при этом сигнал, получаемый по тракту передачи, является сигналом, получаемым посредством выполнения по меньшей мере кодирования для коррекции ошибок для коррекции ошибки, вызываемой в тракте передачи;
причем кодирование для коррекции ошибок включает в себя LDPC-кодирование;
при этом блок обработки декодирования для тракта передачи включает в себя:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем, чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений,
и циклического сдвига параллельных данных, состоящих из М порций входных данных, причем в качестве М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ую порцию сдвиговые данные с первой по М-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений,
и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ую порцию сдвиговые данные с первой по (N-k)-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-ой по N-ую порцию, сдвиговые данные с (N-k+1+(M-N))-ой по (N+(M-N))-ую от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.
11. Приемная система, содержащая:
блок обработки декодирования для тракта передачи, выполненный с возможностью подвергать сигнал, получаемый по тракту передачи, декодирующей обработке для тракта передачи, включающей в себя по меньшей мере обработку для коррекции ошибки, вызываемой в упомянутом тракте передачи; и
записывающий блок, выполненный с возможностью записи сигнала, подвергаемого декодирующей обработке для тракта передачи;
при этом сигнал, получаемый по тракту передачи, является сигналом, получаемым посредством выполнения по меньшей мере кодирования для коррекции ошибок для коррекции ошибки, вызываемой в тракте передачи;
причем кодирование для коррекции ошибок включает в себя LDPC-кодирование;
при этом блок обработки декодирования для тракта передачи включает в себя:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем, чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений,
и циклического сдвига параллельных данных, состоящих из упомянутых М порций входных данных, причем в качестве М порций входных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ую порицию сдвиговые данные с первой по М-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений,
и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ую порцию сдвиговые данные с первой по (N-k)-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем, и
выбирать и выводить в качестве выходных данных с (N-k+1)-ой по N-ую, порцию сдвиговые данные с (N-k+1)+(M-N))-ой по (N+(M-N))-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.
12. Приемная система, содержащая:
средства получения, выполненные с возможностью получения сигнала по тракту передачи; и
блок обработки декодирования для тракта передачи, выполненный с возможностью подвергать сигнал, получаемый по тракту передачи, декодирующей обработке для тракта передачи, включающей в себя по меньшей мере обработку для коррекции ошибки, вызываемой в тракте передачи;
при этом сигнал, получаемый по тракту передачи, является сигналом, получаемым посредством выполнения по меньшей мере кодирования для коррекции ошибок для коррекции ошибки, вызываемой в тракте передачи;
причем кодирование для коррекции ошибок включает в себя LDPC-кодирование;
при этом блок обработки декодирования для тракта передачи включает в себя:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью выполнения циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычисления, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем, чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений,
и циклического сдвига параллельных данных, состоящих из М порций упомянутых входных данных, подвергаются циклическому сдвигу, причем в качестве упомянутых М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ую порцию сдвиговые данные с первой по М-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений,
и циклического сдвига параллельных данных, состоящих из упомянутых N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможеностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ую порцию сдвиговые данные с первой по (N-k)-ую порицю от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-ой по N-ую порцию сдвиговые данные с (N-k+1)+(M-N))-ой по (N+(M-N))-ую порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.
RU2011112695/08A 2008-10-08 2009-10-08 Устройство циклического сдвига, способ циклического сдвига, устройство декодирования ldpc-кода, телевизионный приемник и приемная система RU2480905C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008-261504 2008-10-08
JP2008261504A JP5320964B2 (ja) 2008-10-08 2008-10-08 サイクリックシフト装置、サイクリックシフト方法、ｌｄｐｃ復号装置、テレビジョン受像機、及び、受信システム
PCT/JP2009/067529 WO2010041700A1 (ja) 2008-10-08 2009-10-08 サイクリックシフト装置、サイクリックシフト方法、ldpc復号装置、テレビジョン受像機、及び、受信システム

Publications (2)

Publication Number Publication Date
RU2011112695A true RU2011112695A (ru) 2012-10-10
RU2480905C2 RU2480905C2 (ru) 2013-04-27

Family

ID=42100648

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2011112695/08A RU2480905C2 (ru) 2008-10-08 2009-10-08 Устройство циклического сдвига, способ циклического сдвига, устройство декодирования ldpc-кода, телевизионный приемник и приемная система

Country Status (8)

Country Link
US (1) US8612835B2 (ru)
EP (1) EP2333961B1 (ru)
JP (1) JP5320964B2 (ru)
CN (1) CN102171936B (ru)
BR (1) BRPI0920720A2 (ru)
RU (1) RU2480905C2 (ru)
TW (1) TWI433470B (ru)
WO (1) WO2010041700A1 (ru)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009034517A2 (en) * 2007-09-10 2009-03-19 St-Nxp Wireless (Holding) Ag Electronic device, barrel shifter unit and method of barrel shifting
CN102480336B (zh) * 2010-11-30 2014-04-09 中国科学院微电子研究所 一种准循环低密度奇偶校验码的通用快速译码协处理器
US8713398B2 (en) * 2011-03-22 2014-04-29 Nec Corporation Error correct coding device, error correct coding method, and error correct coding program
US9772958B2 (en) * 2011-10-31 2017-09-26 Hewlett Packard Enterprise Development Lp Methods and apparatus to control generation of memory access requests
US8707123B2 (en) * 2011-12-30 2014-04-22 Lsi Corporation Variable barrel shifter
CN102708916A (zh) * 2012-04-16 2012-10-03 东莞市泰斗微电子科技有限公司 一种地址跳转输出装置和方法
KR102068030B1 (ko) 2012-12-11 2020-01-20 삼성전자 주식회사 메모리 컨트롤러 및 그 동작방법
US9524261B2 (en) * 2012-12-21 2016-12-20 Apple Inc. Credit lookahead mechanism
US20140325303A1 (en) * 2013-04-30 2014-10-30 Lsi Corporation Systems and Methods for Protected Data Encoding
KR102240220B1 (ko) * 2013-05-02 2021-04-13 소니 주식회사 데이터 처리 장치 및 데이터 처리 방법
WO2014178299A1 (ja) * 2013-05-02 2014-11-06 ソニー株式会社 データ処理装置、及びデータ処理方法
BR112015027135B1 (pt) * 2013-05-02 2022-02-15 Sony Corporation Dispositivo e método de processamento de dados
KR101476051B1 (ko) * 2013-09-06 2014-12-23 세종대학교산학협력단 Ldpc 엔코더 및 그의 동작 방법
CN105531937A (zh) * 2013-09-20 2016-04-27 索尼公司 数据处理装置和数据处理方法
WO2015072145A1 (ja) * 2013-11-15 2015-05-21 日本放送協会 符号化器、復号器、送信装置及び受信装置
JP6327605B2 (ja) 2014-02-10 2018-05-23 パナソニックＩｐマネジメント株式会社 可変シフタ、ｌｄｐｃ復号器、及びデータシフト方法
KR20150137430A (ko) * 2014-05-29 2015-12-09 삼성전자주식회사 통신 시스템에서 비-이진 ｌｄｐｃ 부호를 복호화하는 방법 및 장치
US9413390B1 (en) * 2014-07-16 2016-08-09 Xilinx, Inc. High throughput low-density parity-check (LDPC) decoder via rescheduling
CA2864630C (en) * 2014-08-14 2017-05-30 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 64800 and code rate of 4/15, and low density parity check encoding method using the same
US9595977B2 (en) * 2014-09-29 2017-03-14 Apple Inc. LDPC decoder with efficient circular shifters
CN107567639B (zh) * 2015-07-09 2021-09-10 惠普发展公司，有限责任合伙企业 多维循环符号
RU2613533C1 (ru) * 2016-02-08 2017-03-16 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Устройство сдвига
US10128869B2 (en) 2016-05-17 2018-11-13 Apple Inc. Efficient convergence in iterative decoding
JP6885025B2 (ja) * 2016-11-18 2021-06-09 ソニーグループ株式会社 送信装置、及び、送信方法
RU2667772C1 (ru) * 2017-05-05 2018-09-24 Хуавэй Текнолоджиз Ко., Лтд. Способ и устройство обработки информации и устройство связи
CN109217878B (zh) * 2017-06-30 2021-09-14 重庆软维科技有限公司 一种数据处理装置及方法
KR102395537B1 (ko) * 2017-08-18 2022-05-10 에스케이하이닉스 주식회사 H 행렬 생성 회로, 그것의 동작 방법 및 그것에 의해 생성된 h 행렬을 사용하는 에러 정정 회로
US10484012B1 (en) * 2017-08-28 2019-11-19 Xilinx, Inc. Systems and methods for decoding quasi-cyclic (QC) low-density parity-check (LDPC) codes
US10727869B1 (en) 2018-03-28 2020-07-28 Xilinx, Inc. Efficient method for packing low-density parity-check (LDPC) decode operations
US11108410B1 (en) 2018-08-24 2021-08-31 Xilinx, Inc. User-programmable LDPC decoder
TWI677878B (zh) * 2018-10-12 2019-11-21 慧榮科技股份有限公司 編碼器及相關的編碼方法與快閃記憶體控制器
CN109756231B (zh) * 2018-12-27 2023-01-31 北京思朗科技有限责任公司 循环移位处理装置及方法
US10877729B2 (en) 2019-01-31 2020-12-29 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Reconfigurable segmented scalable shifter
US10826529B2 (en) * 2019-01-31 2020-11-03 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Parallel LDPC decoder
CN109891756B (zh) * 2019-01-31 2023-03-28 香港应用科技研究院有限公司 可重置分段可缩放移位器
JP7051024B2 (ja) * 2020-02-27 2022-04-08 三菱電機株式会社 復号方法、復号装置、制御回路およびプログラム記憶媒体
US11575390B2 (en) 2021-07-02 2023-02-07 Hong Kong Applied Science and Technology Research Insitute Co., Ltd. Low-latency segmented quasi-cyclic low-density parity-check (QC-LDPC) decoder
US20230342110A1 (en) * 2022-04-20 2023-10-26 L3Harris Technologies, Inc. Variable width barrel shifter
CN115658145B (zh) * 2022-12-13 2023-03-28 摩尔线程智能科技(北京)有限责任公司 数据循环移位方法和电路、以及芯片

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6145108A (en) * 1997-09-04 2000-11-07 Conexant Systems, Inc. Retransmission packet capture system within a wireless multiservice communications environment
US6539515B1 (en) * 1999-11-24 2003-03-25 Koninklijke Philips Electronics N.V. Accelerated Reed-Solomon error correction
US7162684B2 (en) * 2003-01-27 2007-01-09 Texas Instruments Incorporated Efficient encoder for low-density-parity-check codes
JP4224777B2 (ja) * 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
JP4225163B2 (ja) * 2003-05-13 2009-02-18 ソニー株式会社 復号装置および復号方法、並びにプログラム
KR100809619B1 (ko) * 2003-08-26 2008-03-05 삼성전자주식회사 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법
JP4907908B2 (ja) 2005-06-29 2012-04-04 ルネサスエレクトロニクス株式会社 駆動回路及び表示装置
US7724772B2 (en) * 2007-02-21 2010-05-25 National Chiao Tung University Method and apparatus for switching data in communication system
FR2914447B1 (fr) * 2007-03-28 2009-06-26 St Microelectronics Sa Dispositif electronique de decalage de donnees en particulier pour du codage/decodage avec un code ldpc
JP4487213B2 (ja) * 2007-10-19 2010-06-23 ソニー株式会社 復号装置および方法、並びにプログラム
US9356623B2 (en) * 2008-11-26 2016-05-31 Avago Technologies General Ip (Singapore) Pte. Ltd. LDPC decoder variable node units having fewer adder stages

Also Published As

Publication number Publication date
WO2010041700A1 (ja) 2010-04-15
TW201015873A (en) 2010-04-16
JP5320964B2 (ja) 2013-10-23
RU2480905C2 (ru) 2013-04-27
JP2010093541A (ja) 2010-04-22
EP2333961A4 (en) 2013-03-06
BRPI0920720A2 (pt) 2015-12-29
EP2333961B1 (en) 2015-09-16
TWI433470B (zh) 2014-04-01
US8612835B2 (en) 2013-12-17
CN102171936A (zh) 2011-08-31
US20110191650A1 (en) 2011-08-04
CN102171936B (zh) 2014-02-26
EP2333961A1 (en) 2011-06-15

Similar Documents

Publication Publication Date Title
RU2480905C2 (ru) Устройство циклического сдвига, способ циклического сдвига, устройство декодирования ldpc-кода, телевизионный приемник и приемная система
JP5875713B2 (ja) 送信機および受信機、並びに符号化率可変方法
KR100808664B1 (ko) 패리티 검사행렬 저장 방법 및 이를 이용한 블록 저밀도패리티 검사 부호화 방법 및 장치
US9172502B2 (en) Receiving apparatus and receiving method
US20100180176A1 (en) Encoding method, encoder, and transmitter
RU2008152401A (ru) Устройство перемежения и приемник для сигнала, сформированного устройством перемежения
JP2017511997A (ja) データのソース符号化及び復号の装置及びその方法
TW200302638A (en) Method and apparatus for weighted non-binary repeat accumulate coding and space-time coding
JPH10107650A (ja) 誤り検出回路および誤り訂正回路
CN101151806B (zh) 利用映射函数周期性的存储器有效的交织/去交织
JP5521722B2 (ja) 符号化装置、復号化装置、符号化・復号化システム、及び、プログラム
KR100943602B1 (ko) 통신 시스템에서 신호 수신 장치 및 방법
KR20100008849A (ko) 통신 시스템에서 순환중복검사 방법 및 장치
KR20120004662A (ko) 오류 정정의 병렬 처리를 위한 방송 신호 부호화 및 복호화 방법, 이를 위한 방송 신호 송수신 장치 및 이를 위한 시스템
KR20080090730A (ko) 통신 시스템에서 부호화 장치
KR101636406B1 (ko) 저지연 신드롬 계산을 위한 bch 디코더의 전처리 장치 및 방법
JP6807030B2 (ja) データ処理装置、およびデータ処理方法
JP6532636B2 (ja) 中継装置
KR101391859B1 (ko) 저밀도 역 코드를 이용한 부호화/복호화 방법 및 장치
CN108039937B (zh) 基带处理中的资源优化方法、装置及电子设备
KR101391853B1 (ko) 저밀도 역 코드를 이용한 부호화/복호화 방법 및 장치
RU2595955C1 (ru) Способ совместного сжатия и помехоустойчивого кодирования
KR101512081B1 (ko) 특정 밀도를 기반으로 하는 저밀도 행렬을 이용한 부호화/복호화 방법 및 장치
KI et al. Coding theory
KR20110068776A (ko) 저밀도 패리티 검사를 이용한 코드 부호화 방법 및 그 장치

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20171009