RU1839260C - Устройство дл сопр жени микроЭВМ с периферийными устройствами - Google Patents

Description

при этом группа входов данных регистра соединена с группой входов посто нной пам ти , группа адресных входов которой и группа входов данных второго мультиплексора соединены с выходами счетчика, синх- ровходы посто нной пам ти, регистра, первого и второго регистров сдвига и втора  группа входов блока управлени  циклами пам ти и счетный вход счетчика соединены с соответствующими выходами генератора импульсов, выход первого регистра адреса соединен с адресным входом первой оперативной пам ти, а входы данных первого и второго регистров адреса, вход данных второй оперативной пам ти и выход второго буферного регистра соединены с внутренней шиной данных устройства, выходы второго мультиплексора и второго регистра адреса соединены с входом адреса второй оперативной пам ти, выход которой соединен с входами данных второго буферного регистра и второго регистра сдвига, выход которого соединен с входом четвертого блока усилителей, синхровходы первого и второго мультиплексоров и первый вход блока управлени  соединены с четвертым выходом блока управлени  циклами пам ти, первый и второй выходы которого соединены с вторым и третьим входами блока управлени , четвертый и п тый выходы которого через п тый блок усилителей соединены с управл ющей шиной микроЭВМ, а шестой выход - с четвертым входом блока управлени  циклами пам ти, п тый выход которого соединен с управл ющим входом второго регистра сдвига, управл ющие и синхровходы первого и второго регистров адреса соединены соответственно с седьмым выходом блока управлени  и выходом первого блока усилителей, управл ющий и синхровход второго буферного регистра соединены соответственно с первым выходом блока управлени  циклами пам ти и третьим выходом блока управлени , группа управл ющих входов второй оперативной пам ти соединена с третьим выходом блока управлени  циклами пам ти, управл ющий вход второго мультиплексора соединен с вторым выходом блока управлени , четвертый вход блока управлени  соединен с внутренней шиной данных устройства.

На фиг.1 изображена схема предлагаемого устройства; на фиг.2 - схема блока управлени  режимом; на фиг.З - схема блока управлени  циклами пам ти; на фиг.4 - схема счетчика 1.

Устройство дл  сопр жени  микроЭВМ с периферийными устройствами (фиг.1) содержит счетчик 1, первый и второй мультиплексоры 2 и 3, первый и второй регистры 4

и 5 адреса, первую и вторую оперативные пам ти 6 и 7, первый и второй буферные регистры 8 и 9, первый и второй регистры 10 и 11 сдвига, посто нную пам ть 12, регистр 5 13, генератор 14 импульсов, блок 15 управлени  режимом, блок 16 управлени  циклами пам ти, блок 17 приемопередатчиков, блоки 18-22 усилителей, магистраль 23 микроЭВМ , синхровходы 24, выходы 25 данных

0 дл  цветного диспле , выход 26 дл  черно- белого диспле , внутреннюю шину 27 данных . Адресный вход оперативной пам ти б соединен с выходом мультиплексора 2, информационные входы которого соединены с

5 выходами счетчика 1, Вход данных буферного регистра 8 соединен с выходом оперативной пам ти 6, а выход буферного регистра 8 и вход данных оперативной пам ти 6 соединены с внутренней шиной 27 данных, кото0 ра  через блок 17 соединена с магистралью 23. Выход оперативной пам ти 6 соединен с входом данных регистра 10 сдвига, вход посто нной пам ти 12 - с первым входом блока 16. Перва  группа входов блока 15

5 через первый блок 18 усилителей соединена с шинами управлени  микроЭВМ, первый вход блока 15 соединен с управл ющим входом блока 17, втора  группа входов блока 15 соединена с внутренней шиной 27 данных,

0 Управл ющий вход мультиплексора 2 соединен с вторым выходом блока 15. Вход разрешени  и синхровход буферного регистра 8 соединены соответственно с третьим выходом блока 15 и первым выходом блока

5 16, перва  группа входов которого соединена через блок 19 усилителей с магистралью 23 микроЭВМ, а второй вход и выход - с четвертым выходом блока 15 и управл ющим входом регистра 10 сдвига. Группа уп0 равл ющих входов оперативной пам ти 6 соединена с третьим выходом блока 16, третий вход которого соединен с соответствующим выходом блока 18 усилителей. Выходы регистра 10 сдвига через блок 20 усилителей

5 соединены с информационными входами периферийного устройства, выход блока 21 усилителей соединен с информационным входом внешнего устройства. Группа выходов регистра 13 соединена с группой синх0 ровходов периферийного устройства, а выход - с входом запроса прерывани  микроЭВМ . Группа входов данных регистра 13 соединена с группой входов посто нной пам ти 12, группа адресных входов которой и

5 группа входов данных мультиплексора 3 соединены с выходами счетчика 1. Синхровходы посто нной пам ти 12, регистра 13, регистров 10, 11 сдвига, втора  группа входов блока 16 и счетный аход счетчика 1 соединены с соответствующими выходами

генератора 14 импульсов. Выход регистра 4 адреса соединен с адресным входом оперативной пам ти 6, а входы данных регистров 4, 5 адреса, вход данных оперативной пам ти 7 и выход буферного регистра 9 соедине- ны с внутренней шиной 27 данных. Управл ющий и синхровход буферного регистра 9 соединены соответственно с первым выходом блока 16 и третьим выходом блока 15. Группа управл ющих входов оперативной пам ти 7 соединена с третьим вы- ходом блока 16, управл ющий вход мультиплексора 3 соединен с вторым выходом блока 15, а четвертый вход блока 15 соединен с внутренней шиной 27 данных.

Блок 15 управлени  режимов (фиг.2) состоит из триггера 28, селектора адреса, выполненного в виде элемента И-НЕ 29, триггера 30, элемента И 31, элементов И 32-34, элементов И-НЕ 35-41 и элементов НЕ 42, 43.

Блок 16 управлени  циклами пам ти (фиг.З) состоит из посто нной пам ти 44, регистров 45, 46, триггеров 47-49 группы элементов И-НЕ 50, 51, элементов И 52, 53 и усилителей 54, 55, 56.

Счетчик 1 (фиг. 1) содержит счетчики 57, 58 и ПЗУ 59.

Работает устройство следующим образом .

Устройство совмещает в себе управление цветным и монохромным мониторами, вырабатыва  сигналы R, G, В дл  цветного и VIDEO дл  черно-белого мониторов, а также необходимые сигналы управлени  строчной и кадровой развертками. Пол рности и временные соотношени  управл ющих сигналов определ ютс  синхронным автоматом, реализованным на ПЗУ.

Устройство работает по принципу Bit- Map, т.е. его видеоОЗУ непосредственно отображено в адресном пространстве на шине микроЭВМ.

Частота развертки составл ет 50 Гц, Информационна  емкость черно-белого кадра 1024 х 296 точек. Информационна  емкость цветного кадра 512 х 296 точек при четырех битах на одну точку.

Весь видеобуфер (блоки 6 и 7) расположен а адресном пространстве с адреса 007EOOOh по адрес 007FFFFFh, при этом видеобуфер черно-белого изображени  (блок 7) имеет смещение OOOOOOOOh, а цветного (блок 6) ОООЮОООЬ. Два образующихс  свободны (неотображаемых) куска пам ти также доступны с шины и могут использоватьс  дл  хранени  данных (как обычна  пам ть).

Устройство сопр жени   вл етс  всегда пассивным устройством и проводит циклы только под управлением процессора или устройства пр мого доступа микроЭВМ.

Циклы обращени  - чтение слова, запись слова, запись произвольной комбинации байтов.

По сигналу шины 23 BADR з триггер 30 (фиг.2) записываетс  признак совпадени  адреса, вырабатываемый элементом И-НЕ 29, в триггер 28 - номер банка пам ти 6 или

0 7, к которому идет обращение (сигналы т/с и - т/с). В случае правильно дешифрованного адреса и наличи  сигнала BADR формируетс  сигнал Reg на четвертом выходе блока 15, означающий необходимость про5 ведени  цикла пам ти 6(7) дл  активного устройства шины. Одновременно с сигналом Reg на шине 23 формируютс  сигнал BACK (пассивное устройство правильно дешифровало свой адрес) и сигнал BWAIT на

0 выходе элемента И 32 (требование ожидани  дл  активного). По сигналу - ADR (вырабатываетс  при наличии сигнала BADR) адрес обращени  к цветной пам ти 6 сохран етс  в регистре 4, а к черно-белому - в

5 регистре 5.

Блок 16 управлени  циклами пам ти, обнаружив сигнал Reg, ожидает первого свободного цикла пам ти и производит чтение или запись информации (присутствует

0 сигнал PSE), после этого запрещает выдачу сигнала BWAIT и ожидает сн ти  сигнала BADR.

Циклы пам ти распределены следующим образом:

5 0123

Ref R Free RefR Free - дл  цветной пам ти 6;

RefR Free RefR Free - дл  монохромной пам ти 7,

0 где RefR - цикл регенерации изображени , a Free - свободный цикл (может быть предоставлен активному устройству).

Во врем  обратного хода строчной и кадровой разверток (определ етс  по нали5 чию сигнала BLANK с выхода пам ти 12) свободны все циклы.

Во врем  цикла пам ти ее адрес выбираетс  либо со счетчика 1 развертки через мультиплексоры 2, 3, переключающие стар0 шие-младшие разр ды адреса внутри цикла в случае цикла регенерации изображени , либо с регистров 4, 5 адреса в случае цикла шины,

В цикле регенерации видеоизобрзже5 ни  данные, считанные из пам ти 6(7), записываютс  в сдвиговые регистры (10 дл  цветного кадра и в 11 дл  черно-белого кадра ). Из сдвиговых регистров данные выдвигаютс  при смене текущей точки, а по ним формируютс  сигналы R, G, D и VIDEO.

В цикле, инициированным активным устройством , данные пам ти записываютс  в регистр 8(9) данных и оттуда передаютс  на шину через блок 17 приемопередатчиков.

Отсчетом точек в строке занимаетс  ПЗУ 59, которое производит перезар дку 57, оно же формирует разрешение счета дл  счетчика 58 строк и сигналы дл  ПЗУ 12, управл ющего счетчиками по кадру. Кадровые ПЗУ 12 формирует сигнал BLANK

(см.выше) и синхросерии дл  обоих мониторов . При этом потребление платы от источника +5В -4А. Среднее врем  одного цикла 698 не,

(56) Авторское свидетельство СССР № 1113792, кл. G 06 F 13/00, 1983.

Микропроцессорные средства и систе- мы. 1986, N 1. с.64, 65, рис.4.

Claims (1)

1. Формула изобретени 

   /

   УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МИКРОЭВМ С ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ , содержащее первую оперативную пам ть, адресный вход которой соединен с выходом первого мультиплексора , информационные входы которого соединены с выходами счетчика, первый буферный регистр, вход данных которого соединен с выходом первой оперативной пам ти, а выход первого буферного регистра и вход данных первой оперативной пам ти соединены с внутренней шиной данных устройства, котора  через блок приемопередатчиков соединена с шиной данных микроЭВМ, выход первой оперативной пам ти соединен с входом данных первого регистра сдвига, посто нную пам ть , выход которой соединен с первым входом блока управлени  циклами пам ти, перва  группа входов блока управлени  режимом через первый блок усилителей соединена с шинами управлени  микро- ЭВМ, первый выход блока управлени  режимом соединен с управл ющим входом блока приемопередатчиков, втора  группа входов блока управлени  режимом соединена с внутренней шиной данных устройства , управл ющий вход первого мультиплексора соединен с вторым выходом блока управлени  режимом; вход разрешени  и синхровход первого буферного регистра соединены соответственно с третьим выходом блока управлени  режимом и первым выходом блока управлени  циклами пам ти, перва  группа входов которого соединена через второй блок усилителей с управл ющей шиной микроЭВМ, а вторые вход и выход - соответственно с четвертым выходом блока управлени  режимом и управл ющим входом первого регистра сдвига, группа управл ющих входов первой оперативной пам ти соединена с третьим выходом блока управлени  циклами пам ти, третий вход которого соединен

   с соответствующим выходом первого блока усилителей, выходы первого регистра сдвига через третий блок усилителей соединены с информационными входами периферийного устройства, четвертый блок усилителей, выход которого соединен с информационным входом внешнего устройства , отличающеес  тем, что, с целью повышени  пропускной способности, в устройство введены второй мультиплексор, втора  оперативна  пам ть, второй буферный регистр, второй регистр сдвига, два регистра адреса, генератор импульсов, п тый блок усилителей и регистр, группа выходов которого соединена с группой синхровходов периферийного устройства,

   а выход - с входом запроса прерывани  микроЭВМ, группа входов данных регистра соединена с группой выходов посто нной пам ти, группа адресных входов которой и группа входов данных второго мультиплексора соединены с выходами счетчика, синхровходы посто нной пам ти, регистра, первого и второго регистров сдвига, втора  группа входив блока управ

   лени  циклами пам ти и счетный вход

   счетчика соединены с соответствующими выходами генератора импульсов, выход первого регистра адреса соединен с адресным входом первой оперативной пам ти, а

   входы данных первого и второго регистров адреса, вход данных второй оперативной пам ти и выход второго буферного регистра соединены с внутренней шиной данных устройства, выходы второго мультиплексоРа и второго регистра адреса соединены с входом адреса второй оперативной пам ти , выход которой соединен с входами данных второго буферного регистра и второго регистра сдвига, выход которого соединен

   с входом четвертого блока усилителей, синхровходы первого и второго мультиплексоров и первый вход блока управлени  режимом соединены с четвертым выходом блока управлени  циклами пам ти , первый и второй выходы которого сое

   2г0,Јх fffffSjJOXfffS

   Ж

   наремс/ - fltr/ 4,5

   Z#fffoffXf7

   Ж на 0ег#с/ дб/ ,

   0/rt S/iOffff fZSUffC I,,,fnec.

   / г /i ff/vfaffmlLjjJL

   fc jr.33Ј-.

   fS Iw™W 0m geffqaffmepo 4

   T.W

   Izp О/лдлоко/9

   O/nfaoxofS

   &

   /rrSJtoxfftfr

   r/. ДГ/сйгмуЯ

   ±fЈ Mffff6ff7l/

   ллехс да JXfaowZ fS

   cc - жх ам - Ц-MS /ли 6,7

   JO -

   tWyXSsewey py/f

   c/twe ff- xpett/c/n. ffffi/S/ro- xyfS

   -Ы-™ yf5

   3U ---- ж /f rtfftf - mu St7

   ff / м %$tu----

   фиг.З.

   #ff

   faoxfl