RU1784103C - Устройство дл обмена информацией - Google Patents
Устройство дл обмена информациейInfo
- Publication number
- RU1784103C RU1784103C SU894782929A SU4782929A RU1784103C RU 1784103 C RU1784103 C RU 1784103C SU 894782929 A SU894782929 A SU 894782929A SU 4782929 A SU4782929 A SU 4782929A RU 1784103 C RU1784103 C RU 1784103C
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- bus
- group
- outputs
- processor
- Prior art date
Links
Landscapes
- Exchange Systems With Centralized Control (AREA)
Abstract
Изобретение относитс к вычислительной технике, в частности к устройствам дл обмена информацией между процессором и абонентами через буфер в многопроцессорной системе с ее отображением на дисплее, и может быть использовано при построении программируемых многопроцессорных контроллеров . Цель изобретени - расширение . функциональных возможностей устройства за счет обеспечени возможности обмена в случайные промежутки времени по инициативе любого абонента. Дл достижени цели в устройство дл обмена информацией, содержащее п периферийных абонентов 4.1 - 4.п, буферную пам ть 2, первый шинный формирователь 3, первую группу шинных формирователей 3.1-З.п абонентов 4.1--4 п второй шинный формирователь 6, вторую группу шинных формирователей 6.1-б.п, введены дешифратор 5, дешифратор состо ни 7, группы элементов ИЛИ 7.1-7.п и многорежимное ОЗУ клавиатуры 8. Роль буферной пам ти 2 в данном случае выполн ет 03-У индикации емкостью 16 байтов конт- ролл ера индикации и клавиатуры КР580ВВ79. 1 ил.
Description
XI
оо
Ј
О
СА
СО
Изобретение относитс к области вычислительной техники.в частности к устройствам дл обмена информацией между процессорами клавиатурой и процессорами через буфер в многопроцессорной системе с ее отображением на дисплее и может быть использовано при построении программируемых контроллеров на базе микропроцессоров .
Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени возможности обмена в случайные промежутки времени по инициативе любого абонента
На чертеже приведена функциональна схема устройства
Устройство состоит из процессора 1, буферной пам ти 2, первого шинного формировател 3, первой группы шинных формирователей 3.1-3.п. процессоров - абонентов 4.1 - 4.п, дешифратора 5, второго шинного формировател 6, второй группы шинных формирователей элемента ИЛИ 7 дешифратора состо ни , группы элементов ИЛИ б.п, 7.1-7 п многорежимного ОЗУ (МО- ЗУ) клавиатуры 8, буфера клавиатуры 9, регистров отображени информации 10.
Работа устройства осуществл етс следующим образом.
Исходное состо ние устройства такое, что буферна пам ть 2, МОЗУ клавиатуры 9 и блок регистров отображени информации 10 подключены к процессору 1,
1случай: инициатором обмена вл етс процессор 1.
Процессор 1 через порт Р1 на дешифратор 5 выставл ет номер периферийного процессора, с которым необходимо произвести обмен информацией. Дешифратор 5 отключает буферную пам ть 2 от процессора и через выбранный из первой группы шинный формирователь 3.1 -З.п подключает шину данных буферной пам ти 2 к порту ввода-вывода РО выбранного абонента 4 1- 4,п, а через шинный формирователь второй группы 6.1 - б.п подключает шину управлени буферной пам тью. После такой коммутации буферна пам ть 2 становитс частью архитектуры одного из абонентов 4.1-4.П, он может читать и записывать в нее любую информацию. В конце св зи периферийный абонент через порт Р1 выставл ет сигнал конец св зи (к.с.), который вызывает прерывание процессора 1, который переводит схему в исходное состо ние
2случай: инициатором вл етс периферийный абонент. Периферийный абонент 4.1-4.п через порт Р1 выставл ет сигнал начало св зи (н.с.), вызывающий прерывание процессора 1 который при получении
данного сигнала начинает поочередной опрос каждого периферийного абонента по алгоритму описанному дл первого случа . 3 случай инициатором вл етс клавиатура
При нажатии клавиши с кодом определенного периферийного абонента 4 1-4 п процессор 1 анализирует данный код и в соответствии с ним подключает выбранный
0 оператором процессор. В результате такой коммутации клавиатура и блок регистров отображени становитс частью архитектуры выбранного процессора. По окончании работы с клавиатурой нажимают клавишу с
5 кодом конца св зи который периферийный абонент анализирует и выдает сигнал конец св зи (к.с.) на вход ПР процессора 1 который переводит схему в исходное состо ние. С функциональной точки зрени второй
0 шинный формирователь 6 и втора группа шинных формирователей 6.1-б.п вл ютс ключами, которые под управлением процессора 1, подключают управл ющие входы буферной пам ти 2 к шине управлени
5 соответствующего абонента 4 1 -4.п или процессора 1. а также при работе с клавиатурой шинные формирователи 6 и 6 1+6.п подключают линию сигнала прерывани от МОЗУ 8 клавиатуры на вход дешифратора
0 состо ни 7. На вход (разрешение выхода ) формировател 6 также поступает сигнал с дешифратора 5.
Роль буферной пам ти 2 в данном случае (фиг. 1) выполн ет ОЗУ индикации это
5 запоминающее устройство с произвольным доступом емкостью шестнадцать 8-разр дных слов предназначено дл хранени информации . После загрузки в КР580ВВ79 управл ющих слов чтени и записи содер0 жимое ОЗУ индикации может быть прочитано и изменено процессором с помощью команд 1N и OVT.
С клавиатуры может задаватьс люба информаци и в любые моменты времени
5 если программы прерывани не запрещены т е. когда не зан та обща магистраль при нажатии клавиши вырабатываетс сигнал на прерывание и начинает работать программа обслуживани прерывани от клави0 атуры по заданному алгоритму
Claims (1)
- Регистры 10 управл ютс по внутренней шине аппаратными средствами контроллера клавиатуры индикации КР580ВВ79. Синхронизаци контроллера осуществл ет5 с через шину управлени (ШУ) сигналом ТО от внутреннего генератора процессора 1 Формула изобретени Устройство дл обмена информацией между абонентами и процессором содержащее буферную пам ть, первый шинныйформирователь первую группу шинных формирователей, причем перва группа входов/выходов буферной пам ти соединена с первой группой входов/выходов первого шинного формировател , втира группа входов/выходов которого вл етс группой входов/выходов устройства дл подключени к шине данных процессора, втора группа входов/выходов буферной пам ти вл етс группой входов/выходов устрой- ства дл подключени к первой группе входов/выходов шинных формирователей первой группы, группы выходов когорШ в- л ютс группами выходов устройства дл подключени шин данных соответствующих абонентов, управл ющие входы буферной пам ти соединены с выходами второго шинного формировател , информационные входы которого вл ютс входами устройства дл подключени к шине управлений про- цессора, отличающеес тем. что. с целью расширени функциональных возможностей за счет обеспечени возможности обмена в случайные промежутки времени по инициативе любого абонента, устройство содержит дешифратор, дешифратор состо ни (элемент ИЛИ 7), группу элементов ИЛИ вторую группу шинных формирователей причем информационныевходы дешифратора вл ютс входами устройства дл подключени к шине адреса процессора, выходы дешифратора соедине- ны с первыми входами элементов ИЛИ группы с входами управлени передачей первой и второй групп шинных формирователей выход буферной пам ти соединен с информационными входами шинных формирователей второй группы, выходы которой соединены с вторыми входами соответствующих элементов -ИЛИ группы и вл ютс выходами устройства дл подключени к соответствующему разр ду шины управлени одноименных абонентов, выходы элементов ИЛИ группы вл ютс выходами устройства дл подключени к входам прерывани одноименных абонентов, выходы начала и конца запросов которых подключены к информационным входам дешифратора состо ни , выход которого подключен к входу прерывани процессора, выход втбрбго шинного формировател к входу прерывани процессора, выход второго шинного формировател подключен к входам шинных формирователей второй группы и к информационным входам дешифратора состо ни , n+1-й выход дешифратора (где п - число абонентов) соединен с входами управлени первого и второго шинных формирователей1 vo ffuisrrgoHдунт нъi
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894782929A RU1784103C (ru) | 1989-12-04 | 1989-12-04 | Устройство дл обмена информацией |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894782929A RU1784103C (ru) | 1989-12-04 | 1989-12-04 | Устройство дл обмена информацией |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1784103C true RU1784103C (ru) | 1992-12-23 |
Family
ID=21491834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894782929A RU1784103C (ru) | 1989-12-04 | 1989-12-04 | Устройство дл обмена информацией |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1784103C (ru) |
-
1989
- 1989-12-04 RU SU894782929A patent/RU1784103C/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 410392. кл. G 06 F 13/06. 1971. Шевкогл с Б.В. Микропроцессорные структуры. Гл. 12.2. Обмен информацией процессорами через буфер типа FIFO, - М.: Радио и св зь, 1986. с. 255-256. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5497501A (en) | DMA controller using a predetermined number of transfers per request | |
US4488231A (en) | Communication multiplexer having dual microprocessors | |
US4482982A (en) | Communication multiplexer sharing a free running timer among multiple communication lines | |
RU1784103C (ru) | Устройство дл обмена информацией | |
US3978455A (en) | I/o structure for microprocessor implemented systems | |
US5274825A (en) | Microprocessor vectored interrupts | |
KR850006805A (ko) | 통신스위칭 시스템 | |
EP0049158B1 (en) | I/o data processing system | |
US6795911B1 (en) | Computing device having instructions which access either a permanently fixed default memory bank or a memory bank specified by an immediately preceding bank selection instruction | |
KR970002412B1 (ko) | 디엠에이(dma)가 가능한 통신코프러세서 보드 | |
SU1432535A1 (ru) | Устройство дл сопр жени абонентов с ЭВМ | |
SU746492A1 (ru) | Коммутационное устройство дл вычислительной системы | |
CA1167986A (en) | Communication multiplexer sharing a free running timer among multiple communication lines | |
JPH02230356A (ja) | 情報処理装置のバス拡張装置 | |
SU651335A1 (ru) | Устройство дл сопр жени | |
SU934834A1 (ru) | Устройство дл управлени подключением к магистрали общего блока пам ти | |
SU962904A1 (ru) | Устройство дл сопр жени | |
SU1029175A2 (ru) | Селекторный канал | |
SU1513465A1 (ru) | Устройство дл сопр жени абонентов с эвм | |
SU734649A1 (ru) | Встроенный мультиплексный канал | |
SU907550A1 (ru) | Контроллер с переменным приоритетом | |
SU691828A1 (ru) | Устройство отсчета времени в цвм | |
RU2006920C1 (ru) | Устройство приоритетных прерываний | |
KR900000112B1 (ko) | 키보드의 키 입력 판독 회로 | |
SU1737449A1 (ru) | Устройство приоритета |