SU602949A1 - Процессор - Google Patents

Description

(54) ПРОЦЕССОР

ные группы с одинаковыми кодовыми характеристиками . Передача ведетс  по всем каналам св зи данной группы в одном коде или разными кодами, у которых количество и длина стартовой, знаковых и стоповых посылок одинаковы; группа объедин ет 16 каналов св зи . Передача последовательных посылок знаков во все каналы св зи данной группы ведетс  синфазно, т.е. все одноименные посылки передаютс  одновременно. Формирование группы посылок осуш.ествл етс  центральным процессором программным способом. Выполн етс  это следующим образом.

Из оперативного запоминающего устройства (ОЗУ) выбираетс  слово, состо щее из двух байтов информации, подлежащих выдаче в два разных канала св зи. Из этих байтов выдел ютс  соответствующие одноименные биты и посредством последовательных сдвигов передаютс  в один из регистров процессора в разр ды , соетветствующие номерам тех каналов св зи, в которые требуетс  передать выбранные из ОЗУ байты.

Далее процедура повтор етс  дл  новых двух байтов информации и так до тех пор, пока не будет сформирована полна  группа (16 разр дов) одноименных битов дл  передачи их в данную группу каналов св зи. После выдачи сформированной группы битов в каналы процедура повтор етс  дл  последующих, битов тех же передаваемых знаков, пока знаки не будут выданы полностью. Таким образом, осуществл етс  групповое преобразование кода знаков.

Недостатком такого процессора  вл етс  невысока  производительность, св занна  с необходимостью выполнени  больщого количества логических операций и обращений в ОЗУ.

Целью изобретени   вл етс  повыщение производительности процессора при работе с телеграфными каналами св зи.

Поставленна  цель достигаетс  тем, что в предлагаемом процессоре выходы одноименных разр дов регистров блока регистров общего назначени  соединены со входами соответствующих разр дов регистра данных оперативной пам ти, управл ющий вход которого соединен с выходом блока управлени .

На чертеже представлена блок-схема процессора , где 1 - блок управлени , 2 - двухсторонние св зи с подключенными к ним арифметическо-логическим устройством 3, регистром 4 данных оперативной пам ти, блоком 5 регистров общего назначени , блоком 6 регистров специального назначени , 7 - цепи св зи дл  обмена с внещними устройствами, подключенные к блоку 6 регистров специального назначени  и к блоку 1 управлени , 8 - цепи св зи данных оперативной пам ти, подключенные к регистру 4 и к блоку 1 управлени , 9 - цепи св зи адреса оперативной пам ти, подключенные к блокам 6, 1.

Процессор работает следующим образом. Команда, поступающа  из ОЗУ по св з м 8, запоминаетс  на регистре 4 и анализируетс  блоком 1 управлени , который вырабатывает необходимую последовательность микрокоманд, 5 управл ющих пересылками информации по св з м 2, 7, 8, 9 и работой арифметическо-логического устройства 3. В процессе выполнени  команды блок 1 формирует исполнительный адрес операнда, хран щегос  в ОЗУ, и пересы- лает этот адрес в блок 6. Блок 6 содержит регистр сигналов дл  св зи с ОЗУ, на котором фиксируетс  текущее состо ние .процедуры обмена информацией между процессором и ОЗУ. После пересылки адреса из блока 1 в блок 6 управление св з ми 8 и 9 осуществл етс  по

5 асинхронному принципу «запрос-ответ. Операнд , выбранный из ОЗУ по исполнительному адресу, поступает по св з м 8 в регистр 4 и далее в устройство 3, где осуществл етс  необходима  операци , соответствующа  одной или нескольким микроопераци м устройства 3. Результат операции по св з м 2 передаетс  из устройства 3 в один из регистров блока 5 или 6, или, если это определено кодом операции, - в  чейку пам ти ОЗУ через регистр4 и св зь 8. Обмен информацией с устройствами ввода/вывода происходит по св з м 7, по которым передаютс  данные адреса и управл ющие сигналы, соответствующие определенному интерфейсу.

Claims (2)

1.Патент США № 3742466, кл. 340-173RC, 1973.

2.DS-6 «Electronical Message Switching System, 1974.

/7