PL151506B2 - Układ do wprowadzania danych do modułowego systemu aparatury elektronicznej CAM AC - Google Patents

Description

RZECZPOSPOLITA ^OPIS PATENTOWY 151 506

POLSKA PATENTU TYMCZASOWEGO

URZĄD

PATENTOWY

RP

Patent tymczasowy dodatkowy 5 13/14 do patentu nr--Zgłoszono: 88 11 03 (P. 275601)

Pierwszeństwo--CZYTEIRfA 0 G 6 L U

Zgłoszenie ogłoszono: 89 08 07

Opis patentowy opublikowano: 1991 04 30

Twórca wynalazku: Janusz Baczyński

Uprawniony z patentu tymczasowego: Uniwersytet Łódzki, Łódź (Polska)

Układ do wprowadzania danych do modułowego systemu aparatury elektronicznej CAMAC

Przedmiotem wynalazku jest układ do wprowadzania danych do modułowego systemu aparatury elektronicznej CAMAC, mający zastosowanie w komputerowych zestawach kontrolnopomiarowych stosowanych w badaniach naukowych i technicznych, oraz w przemyśle.

Znane do tego celu układy, są przykładowo opisane: w pracy A. Ostrowicza pt. „CAMAC -modułowy system aparatury elektronicznej, opublikowanej przez POSTĘPY TECHNIKI JĄDROWEJ, seria: Aparatura i Technika Pomiarowa Nr 78(592) - 1976 r. oraz w dokumentacji technicznej modułów CAMAC „305AINPUT REGISTER lub „322INPUT GATE produkowanych przez Zjednoczone Zakłady Urządzeń Jądrowych „POLON w Warszawie.

Znane układy, zwane też rejestrami wejściowymi, zawierają: jeden lub kilka rejestrów buforowych ładowanych z zewnątrz, blok sterujący, oraz bloki: generatora sygnału LAM i sygnałów sterujących transmisją danych w trybie „handshake.

Działanie znanych układów polega na tym, że z chwilą załadowania któregokolwiek rejestru buforowego jest generowany na magistralę systemu CAMAC sygnał LAM. Z chwilą odczytania zawartości rejestru przez system CAMAC jest generowany na zewnątrz systemu sygnał gotowości przyjęcia nowej informacji.

Inne znane układy, zwane też bramkami wejściowymi, stanowią uproszczoną formę rejestrów wejściowych i zawierają oprócz bloku sterującego praktycznie tylko blok 24 wzmacniaczy z bramek typu NAND łączących zewnętrzną magistralę danych z magistralą systemu CAMAC.

Działanie tych znanych układów polega na tym, że z chwilą otwarcia przez procesor systemu CAMAC bramek wejściowych, na magistralę CAMAC są podawane stany logiczne występujące na wejściach bramki wejściowej.

Niedogodnością znanych układów rejestrów wejściowych jest to, że nie ma możliwości równoczesnego odczytu na magistralę CAMAC, więcej niż jednego rejestru buforowego układu.

Niedogodnością znanych układów bramek wejściowych jest to, że mogą one być stosowane jedynie w przypadku, gdy urządzenie zewnętrzne generuje sygnały wolno zmienne w czasie, tzn. dostatecznie wolne w porównaniu z szybkością pracy procesora systemu CAMAC. Żaden więc z opisanych układów nie daje możliwości przyspieszenia wprowadzania informacji do systemu CAMAC z zewnętrznych szybkich bloków zbierania danych, np. 8 bitowych przetworników amplituda/cyfra czy 12 bitowych przetworników czas/cyfra.

151 506

Istotą układu według wynalazku jest to, że ma pięć zatrzaskowych rejestrów trójstanowych, korzystnie ośmiobitowych oraz trzy takie same rejestry, korzystnie czterobitowe, połączone z informacyjnym wejściem i wewnętrzną magistralą. Wejścia wpisujące i odczytujące tych rejestrów są połączone z blokiem sterowania rejestrów zatrzaskowych, połączonym z kolei ze sterującym wejściem oraz ze sterującym wyjściem. Magistrala wewnętrzna jest połączona z buforowym rejestrem, który jest połączony z magistralą systemu CAMAC połączoną odrębnie ze sterującym blokiem, z generatorem LAM i z blokiem sterowania rejestrów zatrzaskowych, który to blok jest połączony z buforowym rejestrem i z generatorem LAM, a także jest odrębnie połączony ze sterującym blokiem.

Zaletą układu według wynalazku jest to, że dzięki wprowadzeniu dodatkowych ośmiu trójstanowych rejestrów zatrzaskowych i połączonej z nimi wewnętrznej magistrali oraz kontrolującemu ich działanie blokowi sterującemu, umożliwia się równoczesny odczyt na magistralę systemu CAMAC informacji składającej się z danych, zapisanych z kilku kanałów wejściowych lub zapisanych kolejno z tego samego kanału wejściowego. Pozwala to na przyspieszenie współpracy systemu CAMAC z zewnętrznymi szybkimi blokami zbierania informacji, przykładowo przetwornikami A/C (analogowo/cyfrowymi), których słowo danych jest krótsze od słowa CAMAC, lecz prędkość generowania informacji przez te bloki znacznie przekracza szybkość zbierania i przetwarzania danych systemu CAMAC. Układ pozwala również na przyspieszenie pracy systemu w przypadku zbierania informacji z kilku zewnętrznych bloków zbierania danych, gdy dane te są wzajemnie skorelowane, albo gdy zbiera się je w celu zbadania stopnia ich skorelowania z sobą. Ponadto, układ może także w jednym z trybów swego działania pełnić rolę znanego układu pojedynczego rejestru wejściowego CAMAC.

Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku przedstawiającym schemat elektryczny układu.

Układ według wynalazku ma cztery zastrzaskowe rejestry 1, 2, 3, 4 trójstanowe, korzystnie ośmiobitowe, wszystkie połączone wejściami danych z najmniej znaczącymi bitami trójbajtowego informacyjnego wejścia 5, przy czym wyjścia rejestru 1 są połączone z najmniej znaczącymi bitami trójbajtowej wewnętrznej magistrali 6, wyjścia rejestru 2 są połączone z bitami drugiego bajtu magistrali 6, wyjścia rejestru 3 są połączone z najbardziej znaczącymi bitami magistrali 6, zaś wyjścia rejestru 4 są połączone odpowiednio z czterema bardziej znaczącymi bitami drugiego bajtu magistrali 6 i z czterema mniej znaczącymi bitami trzeciego bajtu magistrali 6. Cztery mniej znaczące bity drugiego bajtu wejścia 5 są połączone z wejściami danych zastrzaskowych rejestrów 7 i 8, korzystnie czterobitowych, których wyjścia są połączone odpowiednio z czterema mniej znaczącymi bitami drugiego bajtu magistrali 6 i z czterema najbardziej znaczącymi bitami magistrali 6. Cztery bardziej znaczące bity drugiego bajtu wejścia 5 są połączone z wejściami danych zastrzaskowego rejestru 9, korzystnie takiego samego jak rejestry 7 i 8. Wyjścia rejestru 9 są połączone z czterema mniej znaczącymi bitami drugiego bajtu magistrali 6. Osiem najbardziej znaczących bitów wejścia 5 jest połączonych z wejściami danych zastrzaskowego rejestru 10 trójstanowego, korzystnie takiego samego jak rejestry 1,2,3,4. Wyjścia tego rejestru są połączone z bitami trzeciego bajtu magistrali 6. Wejścia wpisujące i odczytujące rejestrów 1,2,3,4,7,8,9 i 10 są odrębnie połączone z programowanym blokiem 11 sterowania rejestrów zatrzskowych. Wejścia strobujące bloku 11 są połączone z czterobitowym sterującym wejściem 12 układu, natomiast wyjścia sterujące bloku 11 są połączone z czterobitowym sterującym wyjściem 13 układu. Wejścia danych bloku 11 są połączone z magistralą 14 systemu CAMAC. Wszystkie bity magistrali 6 są połączone z wejściami buforowego rejestru 15, którego wyjścia są połączone z liniami odczytu magistrali 13. Wejście wpisujące rejestru 14 jest połączone z odrębnym wyjściem bloku 11 oraz z wejściem generatora 16 LAM, którego wyjście „żądania obsługi jest połączone z linią L magistrali

14. Z liniami W magistrali 14 jest także połączony sterujący blok 17, którego wyjścia są odrębnie połączone z wejściami sterującymi generatora 16, rejestru 15 oraz bloku 11.

Działanie tego układu polega na tym, że zapis trzybitowego słowa z magistrali 14 do bloku 11 umożliwia wybór jednego z siedmiu trybów pracy układu.

W trybie 1 blok 11 otwiera wyjścia rejestrów 1, 2, 3 na magistralę 6. Zewnętrzne sygnały strobujące, podawane do pierwszego bitu wejścia 12, powodują, poprzez blok 11, kolejne zapisy151 506 wanie danych podawanych do bitów pierwszego bajtu wejścia 5, odpowiednio do rejestrów 1,2,3. Z chwilą zapisania danej z wejścia 5 do rejestru 3, o ile rejestr 15 nie zawiera nieodczytanej informacji, blok 11 wysyła sygnał przepisujący 24 bitowe słowo z magistrali 6 do rejestru 15 oraz inicjuje wysyłanie przez generator 16 sygnału LAM na magistralę 14. Następnie, blok 11, na sygnały z wejścia 12 dokonuje kolejnego zapisu danych w rejestrach 1,2,3. Jeśli w chwili zapisania do rejestru 3 danej, w rejestrze 15 znajduje się nieodczytarta informacja, to blok 11 odczekuje z wysłaniem sygnału zapisu do rejestru 15 do momentu aż zawartość tego rejestru zostanie odczytana na magistralę 14, do tego momentu wejście 5 jest nieaktywne - na bicie pierwszym wyjścia 13 jest stan logiczny „0“. zatem, w trybie 1 na magistralę 14 są odczytywane jednocześnie trzy bajty, zapisane kolejno do rejestrów 1,2 3.

W trybie 2 blok 11 otwiera wyjścia rejestrów 1, 7, 4, 8 na magistralę 6. Zewnętrzne sygnały strobujące podawane do wejścia 12, tak jak w trybie 1, powodują kolejne zapisywanie 12 bitowych informacji, podawanych do pierwszych 12 bitów wejścia 5, w parach rejestrów 1,7 i 4,8. Zapełnienie pary rejestrów 4, 8 inicjuje blok 11 do przepisania informacji z magistrali 6 do rejestru 15. Zatem, w trybie 2 na magistralę 14 są odczytywane jednocześnie dwie informacje 12-bitowe, zapisane w dwu odpowiednich parach rejestrów zatrzaskowych.

W trybie 3 blok 11 otwiera wyjścia rejestrów 1, 7,9,10 na magistralę 6. Sygnały strobujące z trzech pierwszych bitów wejścia 12 inicjują poprzez blok 11 zapis informacji z wejścia 5 odpowiednio do rejestru 1, pary rejestrów 7 i 9, rejestru 10. Do rejestru 1 są zapisywane dane z pierwszego bajtu wejścia 5, do pary rejestrów 7,9 są wpisywane dane z drugiego bajtu wejścia 5, natomiast do rejestru 10 są ładowane dane z trzeciego bajtu wejścia 5. Zapis poszczególnych informacji odbywa się w dowolnej kolejności. Z chwilą zapełnienia wszystkich aktywnych w tym trybie rejestrów blok 11 przystępuje do przepisania informacji z magistrali 6 do rejestru 15, tak jak w trybie 1. Stan logiczny „1“ na pierwszych trzech bitach wyjścia 13 sygnalizuje, że odpowiadający bit wejścia 12 jest aktywny [zapis do odpowiedniego rejestru (pary rejestrów) możliwy], zatem, w trybie 3 na magistralę 14 są odczytywane jednocześnie trzy informacje 8-bitowe zapisane, niezależnie od siebie do odpowiednich rejestrów zatrzaskowych.

W trybie 4 blok 11 otwiera wyjścia rejestrów 1, 7, 9,10 na magistralę 6. Sygnały strobujące z dwóch pierwszych bitów wejścia 12 inicjują poprzez blok 11 zapis informacji z wejścia 5 odpowiednio do par rejestrów 1, 7 i 9,10. Do pierwszej pary rejestrów są zapisywane dane z pierwszego 12 bitów wejścia 5, natomiast do drugiej pary rejestrów są wpisywane dane z 12 najbardziej znaczących bitów wejścia 5. zapis poszczególnych informacji odbywa się w dowolnej kolejności. Z chwilą zapełnienia wszystkich aktywnych w tym trybie rejestrów blok 11 przystępuje do przepisania informacji z magistrali 6 do rejestru 15, tak jak w trybie 1. Stan logiczny „1“ na pierwszych dwu bitach wyjścia 13 sygnalizuje, że odpowiadający bit wejścia 12 jest aktywny [zapis do odpowiedniej rejestrów możliwy]. Zatem, w trybie 4 na magistralę 14 są odczytywane jednocześnie dwie informacje 12-bitowe, zapisane niezależnie od siebie do odpowiednich par rejestrów zatrzaskowych.

W trybie 5 blok 11 otwiera wyjścia rejestrów 1, 7,9,10 na magistralę 6. Sygnały strobujące z dwóch pierwszych bitów wejścia 12 inicjują poprzez blok 11 zapis informacji z wejścia 5 odpowiednio do trójki rejestrów 1, 7, 9, oraz do rejestru 10. Do trójki rejestrów są wpisywane dane z pierwszych 16 bitów wejścia 5do rejestrów 10 są wpisywane dane z trzeciego bajtu wejścia 5. Zapis poszczególnych informacji odbywa się w dowolnej kolejności. Z chwilą zapełnienia wszystkich aktywnych w tym trybie rejestrów blok 11 przystępuje do przepisania informacji z magistrali 6 do rejestru 15, tak jak w trybie 1. Stan logiczny „ 1 “ na pierwszych dwóch bitach wyjścia 13 sygnalizuje, że odpowiadający bit wejścia 12 jest aktywny. Zatem w trybie 3, na magistralę 14 są odczytywane jednocześnie dwie informacje , 16-bitowa i 8-bitowa, zapisane niezależnie od siebie do odpowiednich rejestrów zatrzaskowych.

W trybie 6 blok 11 otwiera wyjścia rejestrów 1, 7,9,10 na magistralę 6. Sygnały strobujące z poszczególnych bitów wejścia 12 inicjują poprzez blok 11 zapis informacji z wejścia 5 do odpowiednich rejestrów zatrzaskowych. Do rejestru 1 są zapisywane dane z pierwszego bajtu wejścia 5, do rejestru 7 są wpisywane dane z pierwszych czterech bitów drugiego bajtu wejścia 5, do rejestru 9 są wpisywane dane z drugiej czwórki bitów drugiego bajtu wejścia 5, natomiast do rejestru 10 są ładowane dane z trzeciego bajtu wejścia 5. Dalsze działanie układu przebiega jak w poprzednich trybach jego pracy. Zatem w trybie 6, na magistralę 14 są odczytywane jednocześnie cztery

151 506 informacje, dwie 8-bitowe i dwie 4-bitowe, zapisane niezależnie od siebie do odpowiednich rejestrów zatrzaskowych.

W trybie 7 blok 11 otwiera wyjścia rejestrów 1, 7, 9,10 na magistralę 6. Sygnał z pierwszego bitu wejścia 12 inicjuje poprzez blok 11 jednoczesne załadowanie wszystkich rejestrów zatrzaskowych, aktywnych w tym trybie. Przyporządkowanie bitów wejścia 5 rejestrom zatrzaskowym jest takie samo jak w trybie 6 działania układu. Zatem w trybie 7, na magistralę 14 jest odczytywana jedna informacja 24-bitowa. Układ w tym trybie pełni rolę znanego układu rejestru wejściowego CAMAC. Zatem, w trybach 1 i 2 układ pozwala współpracować systemowi CAMAC z zewnętrznymi blokami zbierania danych, przykładowo przetwornikami A/C, generującymi informacje z prędkością większą [w trybie 1 - trzykrotnie, w trybie 2 - dwukrotnie] od szybkości zbierania i przetwarzania danych przez CAMAC. W trybach 3, 4, 5 i 6, układ przyspiesza pracę systemu CAMAC, poprzez odpowiednie składanie w jedno słowo danych, informacji pochodzących z kilku zewnętrznych źródeł danych, przykładowo wzajemnie skorelowanych z sobą.

Claims (1)

1. Zastrzeżenie patentowe

   Układ do wprowadzania danych do modułowego systemu aparatury elektronicznej CAMAC, zawierający sterujący blok połączony odrębnie oraz poprzez magistralę systemu CAMAC z rejestrem buforowym oraz z generatorem LAM, znamienny tym, że zatrzaskowe rejestry (1,2,3,4,10) trójstanowe, korzystnie ośmiobitowe oraz takie same rejestry (7, 8, 9), korzystnie czterobitowe, połączone z informacyjnym wejściem (5) i wewnętrzną magistralą (6), a także połączone odrębnie wejściami wpisującymi i odczytującymi z blokiem (11) sterowania rejestrów zatrzaskowych, połączonym ze sterującym wejściem (12) oraz ze sterującym wyjściem (13), przy czym magistrala (6) jest połączona z buforowym rejestrem (15), połączonym z magistralą (14) systemu CAMAC, połączoną odrębnie ze sterującym blokiem (17), z generatorem (16) LAM i blokiem (11), połączonym z reje,', trem (15) i z generatorem (16), a także połączonym osobno z blokiem (17)