JPH021579A

JPH021579A - メモリ装置

Info

Publication number: JPH021579A
Application number: JP1113102A
Authority: JP
Inventors: Jii Niirimu Danieru; ダニエル・ジー・ニーリム; Ei Maachin Jiyon; ジョン・エイ・マーチン
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1988-05-02
Filing date: 1989-05-02
Publication date: 1990-01-05
Also published as: US4975880A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、高速の入力デジタル・データを記録するメモ
リ装置、特に、扱う入力データの流れの数が変化しても
それに適する多数のメモリ・二ニットを具えたメモリ装
置に関する。

［従来の技術］オシロスコープのような電子機器にとっては、１チャン
ネル以上、即ち、１つ以上の入力データの流れ（ストリ
ーム）を処理できることが望ましい。しばしば、オシロ
スコープは、４つ以上のアナログ信号を処理し、アナロ
グ・デジタル（Ａ／Ｄ）変換器を用いて、これら信号を
多ビット・データ・ワードの独立したストリームに変換
する。これら動作は、しばしば非常な高速で実行され、
短期間の間に多くの量のデータを発生する。これらデー
タを処理するため、オシロスコープは、典型的には、デ
ータが高速で発生する速度でこのデータを一時的に蓄積
できるメモリ装置を用いている。

このメモリ装置は、後で、データを低速で通常のメモリ
に転送できる。

［発明が解決しようとする課題］しかし、理想的には、このメモリ装置が扱える入力デー
タのストリームの数が可変であり、利用する入力チャン
ネルの実際の数に関係な（、メモリ装置のメモリ能力を
充分に利用できるのが望ましい。

したがって、本発明の目的の１つは、短期間に高速に受
けた多くのデジタル・データを一時的に蓄積できるメモ
リ装置の提供にある。

本発明の他の目的は、扱える入力データのストリームの
数が可変であり、あらゆる場合にメモリ能力を効率的に
利用できるメモリ装置の提供にある。

本発明の更に他の目的は、扱える入力データ・ストリー
ムの数が可変であり、−時的な蓄積を行う［プログラマ
ブノｔ、＝、Ｊメモリ装置を構成するのに特に適し、単
一の集積回路チップ上に実現されたメモリ・ユニットの
提供にある。

本発明の更に他の目的は、メモリ装置を構成するのに用
いるメモリ・ユニットが設けられたチップの外部に必要
な補助ロジック、即ち、「密着」ロジックを最少とする
上述のメモリ・ユニットテ構成されたメモリ装置の提供
にある。

［課題を解決するための手段及び作用］本発明のメモリ
装置は、多くの特別設計のメモリ・ユニットを具えてお
り、これらメモリ・ユニットは、同じ構成であり、Ａ／
Ｄ変換器等の信号源からの多ビット・ワードのデータを
蓄積する。これらメモリ・ユニットは、供給された制御
信号に応答して、夫々の信号源からの入力データを各ユ
ニットに供給できるように構成されている。これらメモ
リ・ユニットを相互接続して、メモリ装置を構成する。

このメモリ装置は、メモリ・ユニットに供給される制御
信号を適切にプログラムすることにより、入力数の可変
なストリームに対応するデータを記憶する際に、総ての
メモリ・ユニットの記憶容量を有効に利用できる。

メモリ・ユニットの各々は、１組の入力マルチプレクサ
と、１組の「シフト／シャドウ」レジスタと、スタティ
ックＲＡＭメモリ配列のメモリ要素とを具えている。こ
れらメモリ・ユニット要素を総て、単一の集積回路チッ
プ上に実現する。入力マルチプレクサの各々を異なるシ
フト／シャドウ・レジスタに結合すると共に、２つの入
力データ・ストリームの一方を選択し、選択したデータ
を接続されているシフト／シャドウ・レジスタに１共給
するようにする。シフト／シャドウ・レジスタの各々は
、従来のシフト・レジスタと、「シャドウ」レジスタと
を具えており、このシャドウ・レジスタは、メモリ配列
に転送するデータを保持し、この転送データに固有の速
度を低速にする。

これらシフト／シャドウ・レジスタは、多ビット・グル
ープ内のメモリ要素に対して、並列でデータを入出力す
る。

種々のメモリ・ユニットの出力を他のメモリ・ユニット
の別の入力端に接続して、メモリ装置を構成する。メモ
リ・ユニット内の入力マルチプレクサに供給された適切
な制御信号を用いて、メモリ・ユニットの間にデータを
転送する。最大数未満のデータ入力ストリームを受けて
、これらデータをメモリ装置内に記録するときでさえも
、装置内の全メモリ・ユニットのメモリ容量を利用でき
る。

本発明の別のメモリ装置においては、入力データ・スト
リームを構成するワード内の重みレベル（桁レベル）に
等しいビットを夫々のメモリ・ユニットを受けるように
、これらメモリ・ユニットを配置する。この形式のメモ
リ装置に用いるメモリ・ユニットは、各集積回路チップ
上の各メモリ、ユニット内の異なるシフト／シャドウ・
レジスタの出力及び入力間に伸びる内部接続線を含んで
いる。

また、これらメモリ・ユニットの各々は、シフト／シャ
ドウ・レジスタの出力端に接続された出力マルチプレク
サも含んでいる。メモリ・ユニットのメモリ容量を効果
的に利用できるようにするため、シフト／シャドウ・レ
ジスタ間の内部接続線により、これらメモリ・ユニーブ
ト間にデータが内部的に伝わるようにする。メモリ・ユ
ニット内で、メモリ装置の出力データの選択ができるよ
うに、出力マルチプレクサは、各メモリ・ユニットから
適切な出力データを選択できる。この形式のメモリ装置
は、メモリ装置を構成するメモリ・ユニットの動作を調
整するための外部「密着口ジッり」回路の必要性を最小
限にする。

本発明の更に別の形式のメモリ装置は、マトリクスを形
成するように相互接続された相補対としてメモリ・ユニ
ットを配列する。このマトリクス内の各相補対を接続し
て、メモリ装置への入力データ・ストリームを受けると
共に、メモリ装置の出力データ・ストリームを供給する
。さらに、各対をマトリクス内の別の対に接続して、他
の対からの入力データの２つの異なるストリームを受け
、２つの出力データ・ストリームを別の入力データとし
て他の対に供給する。この形式のメモリ・マトリクスは
、メモリ装置に供給される数が可変の入力データ・スト
リームを扱える効果的、且つ柔軟な装置となる。

［実施例］第１図は、本発明の好適な一実施例のブロック図である
。４個のアナログ・デジタル（Ａ／Ｄ）変換器２０，２
１．２２及び２３を配置して、アナログ信号源２８が発
生するチャンネルＡ、Ｂ。

Ｃ及びＤの４つの別個のアナログ信号をサンプリングす
る。これらＡ／Ｄ変換器２０〜２３は、２５０ＭＨｚの
如く非常に速いサンプリング速度で動作する。Ａ／Ｄ変
換器２０〜２３の各々は、ライン３０，３１．３２及び
３３の夫々に８ビツト・バイト（１バイトが８ビツト）
のデジタル・データの別個のストリームを発生する。ラ
イン３０〜３３の各々は、データの８ビツトを並列に伝
送するため、８本の別個の導線を有する。ライン３０〜
３３内の導線は、４本の導線のグループに分割されてお
り、これらグループは、５０及び５１．５２及び５３．
５４及び５５．５６及び５７である。これら導線５０〜
５７の各々をメモリ・ユニット４０〜４７の各々に接続
し、主要データ入力ラインとする。

メモリ・ユニット４０〜４７は、別の入力ライン６０〜
６７も夫々具えている。これら入力ラインの各々は、４
本の導線を含んでいる。入力ライン６０〜６７は、メモ
リ・ユニッ）４０〜４７の出力ライン７６．７７及び７
０〜７５に夫々接続する。なお、これら出力ラインも、
夫々４本の導線を含んでいる。ライン６０〜６７の各々
は、メモリ・ユニット４０〜４７の夫々の別のデータ入
力ラインとして働く。よって、メモリ・ユニット４０〜
４７の各出力端は、別のメモリ・ユニット４０〜４７の
各入力端に結合する。

出力ライン７０及び７１．７２及び７３．７４及び７５
．７６及び７７の導線を組み合わせて、夫々ライン８０
．８１．８２及び８３を形成し、マルチプレクサ（ＭＵ
Ｘ）９０の入力ラインとする。ライン８０〜８３の各々
は、８本の導線を含んでおり、８ビツト・バイトのデー
タを形成する８ビツトのデータを並列に転送する。ライ
ン８８により、マルチプレクサ９０を永久メモリ要素９
２に接続する。このライン８８も、８本の並列導線を含
んでおり、８ビツト、即ち、１バイトのデータを並列に
転送すると共に、マイクロプロセッサ９４に関連したデ
ータ・バスの一部を適切に構成する。マイクロプロセッ
サ９４は、バス・ライン９３．９７及び９８を介して、
メモリ制御器９５、マルチプレクサ９０及び永久メモリ
要素９２へ、制御信号及びアドレス信号を供給する。メ
モリ制御器９５は、ステート・マシン及びカウンタを含
んでおり、（後述する信号／Ｃ３，ＤＥＮ、５Ｏ１Ｓ１
及びＡＯ−Ａ９の如き）高速制御信号及びアドレス信号
を発生する。また、メモリ制御器９５は、マイクロプロ
セッサ９４が発生した（信号ＣＰＯ及びＲ／Ｗの如き）
他の信号をラッチし、メモリ・ユニット４０〜４７に供
給する１組のラッチも含んでいる。

動作において、メモリ・ユニット４０〜４７は、短期間
に非常な高速で供給されたＡ／Ｄ変換器２０〜２３から
のデータ用の一時蓄積装置として作用する。メモリ・ユ
ニット４０〜４７の各々は、−度に４ビツトのデータを
受けることができ、これらメモリ・ユニットの対４０及
び４１．４２及び４３．４４及び４５．４６及び４７の
各々は、信号チャンネルＡ−Ｄの１つに対応する８ビツ
トのデータ、即ち、データの全部を同時に扱うことがで
きる。チャンネルＡ−Ｄ及びメモリ・ユニッ）４０〜４
７の総てが使用されているとき、約１ＧＨｚのデータ処
理実効速度を実現できる。

メモリ制御器９５がバス・ライン９６を介して総てのメ
モリ・ユニット４０〜４７に供給した共通アドレス信号
及び制御信号に応じて、Ａ／Ｄ変換器２０〜２３からの
データをメモリ・ユニット４０〜４７に書込む。これら
データがメモリ・ユニット４０〜４７に記録されると、
メモリ制御器９５が再び供給した信号に応じて低速読出
しが要求されたとき、出力ライン７０〜７７を介してメ
モリ・ユニット４０〜４７からこれらデータを読出せる
。次に、ライン８０〜８３を介して、これらデータをマ
ルチプレクサ９０に供給する。

マイクロプロセッサ９４がバス・ライン９７に出力した
制御信号に応じて、マルチプレクサ９０は、入力ライン
８０〜８３の１つからのデータを選択して、出力ライン
８８に供給する。次に、マイクロプロセッサ９４がバス
・ライン９８を介してメモリ要素９２に供給した別のア
ドレス信号及び制御信号に応じて、適切なデータを永久
メモリ要素９２に書き込める。好適には、バス・ライン
９７及び９８は、マイクロプロセッサ９４に関連した従
来のバス構造の一部で構成されていることに留意された
い。Ａ／Ｄ変換器２０〜２３からのデータが永久メモリ
要素９２に蓄積されると、操作者が望むいかなる方式に
おいても、ソフトウェア制御によりこれらデータを更に
処理できる。

しかし、メモリ・ユニット４０〜４７は、相互接続構造
４８も構成する。この構造において、メモリ制御器９５
が発生した制御信号に応じて、別ノの入力ライン６０〜
６７を介して、メモリ・ユニト４０．４１．４２．４３
．４４．４５．４６及び４７からの出力データを、メモ
リ・ユニット４２．４３．４４．４５．４６．４７．４
０及び４１へ入力データとして夫々供給する。メモリ制
御器９５は、バス・ライン９６を介して、別個の制御信
号をメモリ・ユニット対４０及び４１．４２及び４３．
４４及び４５．４６及び４７の夫々に供給して、メモリ
・ユニット４０〜４７間のデータの流れを安定化する。

制御信号により、マイクロプロセッサは、主要人カライ
ン５０〜５７に供給されたデータと、別の入力ライン６
０〜６７に供給されたデータとから、メモリ・ユニット
４０〜４７に蓄積されるデータの選択をプログラムでき
る。

信号チャンネルＡ−Ｄの総てを用いるとき、ライン５０
〜５７を介して供給されるデータを選択するように、メ
モリ制御器９５からの制御信号を設定する。よって、メ
モリ制御器９５からの制御信号を適当に設定することに
より、チャンネルＡ及びＣ５又はチャンネルＢ及びＤの
みを用いる際、メモリ・ユニット４０〜４７のメモリ能
力を完全に利用できる。例えば、チャンネルＡ及びＣの
みを用いる際、ライン５０及び５１．６２及び６２．５
４及び５５．６６及び６７を介して供給されるデータを
選択するように、メモリ制御器９５からの制御信号を設
定できる。次に、データは、メモリ・ユニット４０及び
４１、並びにメモリ・ユニット４４及び４５から、メモ
リ・ユニット４２及び４３並びにメモリ・ユニット４６
及び４７に流れるので、メモリ・ユニット４０〜４７の
全メモリ容量を用いることができると共に、２倍のメモ
リが、２チヤンネル（Ａ及びＣ）からのデータを利用で
きる。

単一の信号チャンネルを用いるときも、メモリ・ユニッ
ト４０〜４７のメモリ能力を同様に完全に利用できる。

例えば、チャンネルＡのみを用いるとき、ライン５０及
び５１．６２及び６３．６４及び６５．６６及び６７を
介して供給されるデータを選択するように、メモリ制御
器９５からの制御信号を設定する。そして、データが、
メモリ・ユニット４０及び４１からメモリ・ユニット４
２及び４３．４４及び４５．４６及び４７に流れるので
、メモリ・ユニット４０〜４７の全メモリ容量を利用で
きると共に、利用する単一チャンネル（Ａ）からのデー
タをメモリは４倍利用できる。

互いに組み合わせたメモリ・ユニットノ利用ヲ反映する
ように、メモリ・ユニット４０〜４７の内部動作のタイ
ミングを変更しなければならないことに留意されたい。

特に、メモリ・ユニット４０〜４７の構成に関する後述
から理解できるごとく、単一の入力データ・ストリーム
からのデータを処理する際に、１個以上のメモリ・ユニ
ットの利用を考慮して、これらメモリ・ユニット内の並
列データ伝送動作の周波数を減少しなければならない。

第２図は、第１図に用いたメモリ・ユニットを示す。メ
モリ・ユニット４０〜４７の各々は、種々の回路要素、
関連した入出カラインで構成されており、これらは、共
通基板上に構成され、メモリ・ユニット４０〜４７の各
々が単一の集積回路チップ９９を構成する。メモリ・ユ
ニット４０の如き代表的メモリ・二〇ニット用の回路要
素は、４個の２Ｘ１（２人力１出力）マルチプレクサ１
００〜１０３と、４個の８ビツト「シフト／シャドウ」
レジスタ１１０〜１１３と、制御バッファ・レジスタ１
１５と、読出し／書込みメモリ要素１２０とを具えてい
る。

メモリ要素１２０は、従来の相補型酸化金属半導体（Ｃ
ＭＯ３）構成であり、ランダムにアクセス可能なメモリ
・セルのスタチック・メモリ（ＲＡＭ）配列１２１と、
アドレス・デコーダ１２２と、アドレス情報を一時的に
保持する１０個１組のラッチ１２３と、１組の書込みド
ライバ及び検知増幅器１２４と、メモリ制御回路１２５
とを具えている。ＲＡＭ配列１２１は、幅が３２ビツト
で深さが５１３ワードの１６にのメモリを含んでいる。

バス・ライン９６からの制御ライン１３５及び１３７を
介して、アドレス信号ＡＯ−Ａ９及び制御信号／ＣＳ及
びＲ／（／Ｗ）をラッチ１２３及び制御回路１２５に夫
々供給する。書込みドライバ及び検知増幅器１２４（及
びメモリ配列１２１）へ供給される信号Ｄｏ−Ｄ３１用
のデータ入力ラインと、書込みドライバ及び検知増幅器
１２４（及びメモリ配列１２１）からの信号ＱＯ〜Ｑ３
１用のデータ出力ラインとを、シフト／シャドウ・レジ
スタ１１０〜１１３に接続する。

並列にデータを供給し、メモリ配列１２１がら並列にデ
ータを受ける１６本の導線を含んだ別個のラインにより
、シフト／シャドウ・レジスタ１１０〜１１３の各々を
メモリ要素１２０に結合する。メモリ・ユニット４０の
入力マルチプレクサ１００〜１０３を個別に、データ入
力線５０ａ〜５０ｄ及び６０ａ〜６０ｄ（夫々ライ、ン
５０及び６０を構成する）に接続する。これらラインは
、信号ＤＡＯ−ＤＡ３及びＤＩＯ−ＤＩ３を夫々伝送す
る。マルチプレクサ１００〜１０３の各々は、シフト／
シャドウ・レジスタ１１０〜１１３の各々に関連する。

バス導線９６ａを介してマルチプレクサ１００〜１０３
の各々に供給される制御信号ＣＰＯに応答して、マルチ
プレクサ１００〜１０３は、ライン１３０．１３１．１
３２及び１３３を介して、信号ＤＡＯ〜ＤＡ３及び信号
ＤＩＯ〜ＤＩ３のデータを交互にシフト／シャドウ・レ
ジスタ１１０〜１１３に供給する。ＣＰＯが高のとき、
主要人力信号ＤＡＯ−ＤＡ３のデータを選択して、レジ
スタ１１０〜１１３に夫々供給する。ＣＰＯが「低」の
とき、別の入力信号ＤＩＯ〜ＤＩ３のデータを選択して
、レジスタ１１０〜１１３に夫々供給する。異なる制御
信号ＣＰＯ−ＣＰ３をメモリ・ユニット対４０及び４１
．４２及び４３．４４及び４５．４６及び４７の各々に
供給して、メモリ・ユニット４０〜４７の各々内の（レ
ジスタ１１０〜１１３の如き）１組のシフト／シャドウ
・レジスタに供給する入力データの選択を調整しなけれ
ばならない。

制御バッファ・レジスタ１１５は、バス・ライン９６を
介して供給されたクロック信号ＣＬＫに応じて、制御信
号Ｓｏ、Ｓｔ及びＤＥＮが供給したデータを保持するの
に適する。信号５Ｏ１ｓ１及びＤＥＮのデータを３個の
フリップ・フロップに入力する。これらフリップ・フロ
ップは、制御バッファ・レジスタ１１５を形成する。ま
た、これらフリップ・フロップを用いて、シフト／シャ
ドウ・レジスタ１１０〜１１３へのライン１４０．１４
１及び１４２を駆動する。よって、制御バッファ・レジ
スタ１１５は、ドライバとして動作すると共に、制御信
号ＳＯ，Ｓｌ及びＤＥＮがクロック信号ＣＬＫに確実に
同期するのを助ける。ライン１４０〜１４３を介して、
制御信号ｓｏ、ｓｉ及びＤＥＮ並びにクロック信号ＣＬ
Ｋをシフト／シャドウ・レジスタ１１０〜１１３の各々
に供給する。

シフト／シャドウ・レジスタ１１０〜１１３は、データ
・ライン１３０〜１３３（信号Ｄ　Ａ　Ｏ−ＤＡ３又は
ＤＩＯ−ＤＩ３）と、メモリ配列１２１と、データ出力
導線７０ａ〜７０ｄ（信号ＤＯＯ〜Ｄ０３）間のインタ
フェースとして動作する。

第３図は、本発明に用いるシフト／シャドウ・レジスタ
のブロック図である。レジスタ１１０の如きシフト／シ
ャドウ・レジスタを表わす回路要素は、８個の３Ｘ１−
（３人力１出力）マルチプレクサ１５０〜１５７と、８
個のＤフリップ・フロップ１６０〜１６７と、８個のラ
ッチ１７０〜１７７とである。フリップ・フロップ１６
０〜１６７は、互いに直列接続する。すなわち、前段の
フリ、２プ・フロップのＱ出力端を次段のフリップ・フ
ロップのＤ入力端に接続して、従来形式の８ビツト・シ
フト・レジスタ１６８を構成する。

ライン１３０を介して、入力データの直列ストリームを
レジスタ１６８に供給するが、この入力ストリームを構
成するデータは、フリップ・フロップ１６０〜１６７に
順次入力される。また、フリップ・フロップ１６０〜１
６７に以前に入力されたデータに基づき、導線７０ａを
介して、直列出力データのストリームを順次レジスタ１
６８から出力する。フリップ・フロップ１６０〜１６７
の総ては、マルチプレクサ１５０〜１５７を介して互い
に接続されており、これらマルチプレクサの１個は、フ
リップ・フロップ１６０〜１６７の各々のＤ入力端に直
接接続されている。マルチプレクサ１５０〜１５７によ
り、フリップ・フロップ１６０〜１６７の各々の入力デ
ータを、レジスタ１６８を構成する直列の前段のフリッ
プ・フロップのＱ出力データ（又は、ライン１３０の「
新たな」データ）、又は、ＲＡＭメモリ配列１２１から
読出した出力データ（信号ＱＯ−Ｑ７の１つ）、又はフ
リップ・フロップ自体が発生したＱ出力データから選択
できる。

フリップ・フロップ１６０〜１６７のＱ出力端も、ラッ
チ１７０〜１７７のＤ入力端に夫々接続する。ラッチ１
７０〜１７７は、「シャドウ」レジスタ１７８を構成し
、シフト・レジスタ１６８の動作速度よりも大幅に低速
な転送速度にて、メモリ要素１２０に転送されるデータ
を保持する。

このシャドウ・レジスタ１７８は、シフト・レジスタ１
１０〜１１３からメモリ要素１２０のＲＡＭ配列１２１
ヘデータを転送する際のバッファとして働く。そして、
ラッチ１７０〜１７７のＱ出力端により、入力データ（
信号Ｄｏ−Ｄ７）をメモリ要素１２０及びＲＡＭメモリ
配列１２１に供給する。制御バッファ・レジスタ１１５
からの制御信号ＳＯ及びＳｌに応答して、マルチプレク
サ１５０〜１５７は選択機能を果たす。ライン１４３を
介して、クロック信号ＣＬＫをフリップ・フロップ１６
０〜１６７の各々に供給して、動作タイミングを調整す
る。ライン１４０を介してデータ・イネーブル信号ＤＥ
Ｎをラッチ１７０〜１７７の各々に供給して、これら動
作に適切なタイミング機能を与える。

シフト／シャドウ・レジスタ１１０は、３つのモードの
内の１つで動作する。制御信号ＳＯ及びＳｌが共に高な
らば、レジスタ１６８は従来のシフト・レジスタとして
機能し、ライン１３０を介して供給された信号（ＤＡＯ
又はＤＩＱ）のデータを受けるか、導線７０ａを介して
信号ＤＯＯであるデータを供給する。信号ＤＥＮも高に
なると、フリップ・フロップ１６０〜１６７からのＱ出
力データがラッチ１７０〜１７７に入力し、ここからの
データを、メモリ要素１２０のＣＭＯ３技術と両立する
転送速度で、データ入力信号ＤＯ−Ｄ７として配列１２
１に書き込める。制御信号Ｓ１が高で、Ｓｏが低のとき
、フリップ・フロップはそれ自体のＱ出力を読み取るの
で、フリップ・フロップ１６０〜１６７の論理状態は、
総べて同じに維持される。（制御信号ＳＯに関係なく）
制御信号Ｓ１が低のとき、フリップ・フロップ１６０〜
１６７は、メモリ要素１２０のメモリ配列１２１からの
メモリ出力信号ＱＯ−Ｑ７からのデータを読み取る。

メモリ配列１２１にデータを書き込むために、メモリ要
素１２１へのＲ／（／Ｗ）制御ライン１３７を低に維持
し、シフト／シャドウ・レジスタ１１０は、信号ＳＯ及
びＳｌによりシフト・モード動作とする。８回のシフト
、即ち、８つの新たなデータ・ビットがシフト・レジス
タ１６８に入力した後、ＤＥＮライン１４０が１クロツ
ク・サイクル期間中、高にセットされて、これらデータ
・ビットをシャドウ・レジスタ１７８に転送する。

次に、適切な期間、メモリ要素１２０への／Ｃ３制御ラ
イン１３５を低に設定して、シャドウ・レジスタ１７８
に保持されたデータを、メモリ配列１２１内のアドレス
信号ＡＯ−Ａ９が定めたアドレス位置に書き込む。更に
データがメモリに書き込まれると、メモリ制御器９５は
、アドレス信号ＡＯ−Ａ９が伝送するアドレス値を増分
して、次の書込みサイクルの準備をする。８クロツク・
サイクル事に１回、信号ＤＥＮ及び／Ｃ８が活性化され
るので、どのデータがメモリ配列１２１に書き込まれる
かに応じて、クロック周波数はこのサイクル速度よりも
８倍だけ高い。

メモリ配列１２１からデータを読み出すために、適切な
期間、メモリ要素１２０へのＲ／（／Ｗ）制御ライン１
３７を高に維持し、メモリ要素１２０への／Ｃ３制御ラ
イン１３５を低にセットして、メモリ配列１２１内のア
ドレス信号ＡＯ−Ａ９で決まるアドレス位置からデータ
を読みだすと共に、そのデータをシフト・レジスタ１６
８に存在させることができる。次に、信号ＳＯ及びｓｌ
の作用により、シフト／シャドウ・レジスタ１１０を、
１クロツク・サイクル期間中、並列ロード・モードにし
、次の７クロツク・サイクル期間中、シフト・モードに
する。さらに、データをメモリから読み出すならば、メ
モリ制御器９５は、アドレス信号ＡＯ−Ａ９が表わすア
ドレス値を増分すると同時に、次の読み出しサイクルを
開始するので、７番目のシフト・サイクル後、メモリ配
列１２１からの新たなデータ・ワードがシフト・レジス
タ１６８にロードされる。再び、メモリ要素１２０に直
接関係する動作が、８クロツク・サイクル毎に１回生じ
るので、どのデータをメモリ配列１２１から読み出すか
に応じて、クロック周波数は、サイクル速度よりも８倍
速くなる。

あるシフト／シャドウ・レジスタ（例えば、レジスタ１
１０〜１１３）の出力端を他のシフト／シャドウ・レジ
スタの入力端にリンクするように、メモリ・ユニット４
０〜４７内の入力マルチプレクサ（例えば、マルチプレ
クサ１００〜１０３）を設定すると、各シフト／シャド
ウ・レジスタの実質的な長さが長くなることに留意され
たい。よって、メモリ配列（例えば、配列１２１）をア
クセスする間のシフトの回数は、それに応じて多くなら
なければならない。

シフト／シャドウ・レジスタ１１０の保持モード（フリ
ップ・フロップ１６０〜１６７の状態が同じに維持され
る）を用いて、メモリ・ユニット４０〜４７との入出力
するデータの速度を遅くする。この場合、１０分の１に
出力速度を下げ（永久メモリ９２の速度と合わせ）るた
め、上述のシフト動作と、シフト及びロード動作との間
に、９回の保持動作を挿入する。

第４図は、第３図に示した個々のフリップ・フロップ及
び関連したマルチプレクサの詳細なブロック図である。

すなわち、第３図は、フリップ・フロップ１６０及びマ
ルチプレクサ１５０の如く、レジスタ１６８内でのフリ
ップ・フロップ及びマルチプレクサの組み合せである異
なるカレント・モード論理（ＤＣＭＬ）構造１９０を示
している。

この組み合せは、２個のラッチ２００及び２０２（マス
タ・ラッチ２００及びスレーブ・ラッチ２０２）と、２
個の２Ｘ１（２人力１出力）マルチプレクサ２０４及び
２０６とを含んでいる。これらマルチプレクサの出力端
は、ラッチ２００及び２０２のＤ入力端に夫々直接接続
する。

マルチプレクサ２０４は、その高（１）入力端にライン
″１３０からの入力データを受けると共に、その低（０
）入力端にライン２０８からのラッチ２０２のＱ出力を
受ける。マルチプレクサ２０４は、ライン１４１にも接
続されており、このラインを介して信号ＳＯを受け、そ
の入力選択が制御される。マルチプレクサ２０６は、そ
の高入力端にライン２１０からのラッチ２００のＱ出力
を受け、その低入力端に、メモリ配列１２１から入力デ
ータ信号ＱＯを受ける。マルチプレクサ２０６は、ライ
ン１４２にも接続され、このラインを介して信号Ｓ１を
受け、その入力選択が制御される。

ラッチ２０２のＱ出力端を更にライン２１２に接続し、
このラインをラッチ１７０のＤ入力端に接続する。ライ
ン１４３を介してクロック信号ＣＬＫをラッチ２０２の
イネーブル入力端に供給すると共に、クロック信号ＣＬ
Ｋの反転をラッチ２００のイネーブル入力端に供給する
。

第４図に示す如くラッチ２００，２０２及びマルチプレ
クサ２０４．２０６によって形成された構成が、上述の
如く３つのモードで動作する。さらに、ラッチ２００、
２０２及びマルチプレクサ２０４．２０６によって形成
された構成は、たった２個のＤＣＭＬｒツリー」を用い
て実現できるので、これは、レジスタ１６８を構成する
要素の設計には、特に有効な方法である。

第５図は、本発明の他の実施例のブロック図である。第
１図に示−す如く、４個のＡ／Ｄ変換器３００．３０１
．３０２及び３０３を配置して、信号源２８からチャン
ネルＡＳＢＳＣ及びＤへ供給されたアナログ入力信号を
、２５０ＭＨｚの如き速いサンプリング速度でサンプリ
ングする。この場合、Ａ／Ｄ変換器３００〜３０３の各
々は、ライン３１０．３１１．３１２及び３１３に、デ
ジタル・データの４ビツト・ワードのストリームを発生
する。ライン３１０〜３１３の各々は、４本の導線を含
んでおり、データの４ビツトを並列に伝送する。

ライン３１０〜３１３の各々の導線は、異なるメモリ・
ユニット３２０．３２１．３２２及び３２３に別々に接
続する。データの最上位ビットを伝送する導線３３０．
３３５．３４０及び３４５の統べてを、メモリ・ユニッ
ト３２０に接続する。

データの第２最上位ビットを伝送する導線３３１．３３
６．３４１及び３４６の統べてを、メモリ・ユニット３
２１に接続する。データの第３最上位ビットを伝送する
導線３３２．３３７．３４２及び３４７の統べてを、メ
モリ・ユニット３２２に接続する。データの最下位ビッ
トを伝送する導線３３３．３３８．３４３及び３４８の
統べてを、メモリ・ユニット３２３に接続する。メモリ
・ユニット３２０〜３２３の各々は、Ａ／Ｄ変換器３０
０〜３０３の桁レベルの等しいビットを受ける。

第６図は、メモリ・ユニット３２０の如き代表的メモリ
・ユニットの要素をより詳細に示しており、これら要素
は、単一の集積回路チップ２９９上に実現されている。

この場合、シフト／シャドウ・レジスタ１１０〜１１３
は、Ａ／Ｄ変換器３００．３０１．３０２及び３０３か
らの導線３３０（信号ＤＩＯ）　、３３５　（信号Ｄ１
１）、３４０（信号Ｄ　Ｉ　２）及び３４５（信号Ｄ　
Ｉ　３）を介して、データの最上位ビットを受ける。

メモリ・ユニット３２０の構造は、導線３５０〜３５３
及び３６０〜３６３の内部接続と、４×１出力マルチプ
レクサ３７０を除いて、第１及び第２図に示したメモリ
・ユニット４０の構造と同じである。接続ライン３５０
〜３５３は、マルチプレクサ１００〜１０３の別の入力
端をシフト／シャドウ・レジスタ１１３．１１０．１１
１及び１１２の出力端に夫々結合する。接続ライン３６
０〜３６３は、シフト／シャドウ・レジスタ１１０〜１
１３の出力端を出力マルチプレクサ３７０に結合する。

出力マルチプレクサ３７０は、バス・ライン３９６を介
して供給された制御信号ＲＯ及びＲ１に応じて、レジス
タ１１０〜１１３の出力（信号ＤＯＯ−ＤＯ３）の任意
の１つからのデータを選択して、ライン３８０にメモリ
・ユニット３２０からの読み出しく信号Ｄｏ）を行なう
。入力マルチプレクサ１００〜１０３の各々は、バス・
ライン３９６を介して、別々の制御信号ＰＯ〜Ｐ３を受
ける。これら制御信号ＰＯ−Ｐ３は、レジスタ１１０〜
１１３間のデータの内部供給を調整する。メモリ・ユニ
ット３２０〜３２３の各々は、バス・ライン３９６を介
して、制御信号ＰＯ〜Ｐ３の同じ組を受けることに留意
されたい。

内部接続ライン３５０〜３５３及び３６０〜３６３と出
力マルチプレックサ３７０とによる機能組み合わせを特
別に効果的な配列にして、利用するチャネルＡ〜Ｄの数
に関係なく、メモリ・ユニット３２０〜３２３のメモリ
容量を完全に用いる。

チャネルＡ−Ｄの総てを用いるとき、制御信号ＰＯ〜Ｐ
３の総てを高に設定するので、メモリ・ユニット３２０
〜３２３の各々のレジスタ１１０〜１１３の各々を用い
て、異なるＡ／Ｄ変換器からのデータをメモリ配列１２
１に記録する。メモリ・ユニット３２０〜３２３内の（
マルチプレックサ３７０の如き）出力マルチプレックサ
により、チャネルＡ−Ｄの異なる信号に対応する異なる
Ａ／Ｄ変換器３００〜３０３からのデータ・ワードを順
次再構成する。同じ制御信号ＲＯ及びＲ１によりメモリ
・ユニット３２０〜３２３の総ての出力マルチプレック
サを制御して、同じＡ／Ｄ変換器３００〜３０３から受
けた入力に対応する（第５図に示す）ライン３８０〜３
８３を介する出力用のデータを同時に選択する。Ａ／Ｄ
変換器３００〜３０３の各々から受けた元のデータ・ワ
ードを再構成するために、適切なデータをアクセスでき
るように、メモリ・ユニット３２０〜３２３の各々内の
（第６図のレジスタ１１０〜１１３の如き）４個のシフ
ト／シャドウ・レジスタからの要求により、データを選
択する。

制御信号ＰＯ〜Ｐ３を適切に設定することにより、チャ
ネルＡ及びＣ又はチャネルＢ及びＤのみヲ用いるとき、
メモリ・ユニット３２０〜３２３のメモリ能力を総て利
用することができる。例えば、２チヤンネルＡ及びＣの
みを用いるとき、制御信号Ｐ１及びＲ３を低に設定でき
るので、データは、接続ライン３５０及び３５２を介し
て、レジスタ１１０及び１１２の出力端からメモリ・ユ
ニット３２０〜３２３の各々内の夫々のレジスタ１１１
及び１１３の入力端に供給される。よって、各メモリ・
ユニットのメモリ容量を完全に利用でき、チャンネルＡ
及びＣの各々に対応するデータが利用できるときのメモ
リの２倍になる。同様に、単一のチャンネルのみを用い
るとき、メモリ・ユニット３２０〜３２３のメモリ能力
を完全に利用できる。例えば、チャンネルＡのみを用い
るとき、制御信号Ｐ１、Ｒ２及びＲ３の総べてを低に設
定できるので、データは、接続ライン３５０，３５１及
び３５２を介して、レジスタ１１０，１１１及び１１２
の出力端からメモリ・ユニット３２０〜３２３の各々の
夫々のレジスタ１１１．１１２及び１１３の入力端に供
給される。よって、各メモリ・ユニットのメモリを完全
に利用することができ、用いるチャンネルに対応するデ
ータを利用できるメモリの４倍になる。

入力マルチプレクサ１００〜１０３を用いて、メモリ・
ユニット３２０〜３２３内をデータが内部的に転送され
るときは、常に、シフト／シャドウ・レジスタ１１０〜
１１３の適切な出力信号Ｄ００−Ｄ−０３からデータの
みを選択するように、出力マルチプレクサ３７０の動作
を調整しなければならない。例えば、チャンネルＡのみ
を用い、信号ＰＯ−Ｐ２が低ならば、レジスタ１１３か
らのライン３６３の信号ＤＯ３からのデータのみを選択
しなければならない。さらに、データがメモリ・ユニッ
ト３２０〜３２３内のレジスタ１１０〜１１３間を内部
的に転送されるときは、レジスタ１１０〜１１３及びメ
モリ要素１２０間のデータ転送動作のタイミングを変更
しなければならないことに留意されたい。例えば、チャ
ンネルＡ及びＣを用い、信号Ｐ１及びＲ３が低のとき、
チャンネルＡ−Ｄの総べてを用いる際の状態と比較して
、（各サイクル期間中に１６ビツトを転送することによ
り）半分の周波数で、メモリへのデータ転送を行なう。

再び第５図を参照する。メモリ・ユニット３２０〜３２
３は、出力ライン３８０〜３８３の異なる桁レベルのビ
ットを夫々構成する出力信号り。

〜Ｄ３を発生する。ライン３８０〜３８３を組み合わせ
て、ライン３９０を構成する。このライン３９０は、４
ビツトのデータを並列に伝送する４本の導線を備えると
共に、永久メモリ要素９２に接続される。メモリ制御器
３９５は、バス・ライン３９６を介して、メモリ・ユニ
ッ）３２０〜３２３の各々に同じ制御信号ＰＯ〜Ｐ３、
ＳＯ−Ｓ１、ＥＮ及びＲＯ−Ｒ１を供給する。マイクロ
プロセッサ３９４は、バス９８を介して、要求された制
御信号を供給して、ライン３９０に与えられたデータを
メモリ要素９２に書き込む。メモリ・ユニット３２０〜
３２３内の内部接続ライン及び出力マルチプレクサを用
いて、メモリ・ユニット３２０〜３２３間の外部接続の
如き外部「密着論理」の必要性、及び（第１図に示すマ
ルチプレクサ９０の如き）外部マルチプレクサの必要性
をなくす。

第７図は、付加的なメモリ装置４００を示す。

このメモリ装置は、メモリ・マトリックスを形成するよ
うに相互接続された第２図に示す形式の８個のメモリ・
ユニット４０１〜４０８を具えている。入力信号Ａ１、
Ａ２、Ｂ１及びＢ２は、Ａ／Ｄ変換器の如きデジタル信
号源から、高速で供給された４ビツト・ワード内のデジ
タル・データのストリームを構成する。メモリ・ユニッ
ト４０１〜４０８に接続されたデータ・ライン４１１〜
４１８．４２１〜４２８及び４３１〜４３８の総べては
、４ビツトのデータを並列に伝送する４本の導線を表わ
す。ライン４１１〜４１８及び４２１〜４２８のグルー
プは、メモリ・ユニット４０１〜４０８への主要人カラ
イン及び別の入力ラインを表わし、これら入力ラインは
、マイクロプロセッサから制御ライン４４０を介して供
給された制御信号Ｐ１〜Ｐ８に応答して、選択される。

ライン対４１１及び４２１．４１２及び４２２．４１３
及び４２３．４１４及び４２４．４１５及び４２５．４
１６及び４２６．４１７及び４２７．４１８及び４２８
の各々は、メモリ・ユニット４０１〜４０８への別の入
力経路を設けることにより、第２図のライン５０及び６
０の対に機能的に夫々対応する。メモリ・ユニット４０
１〜４０８への入力接続の近似数（０又は１）は、制御
信号Ｐ１〜Ｐ８の論理状態を夫々示す。番数は、必要な
制御信号の論理状態に対応し、この制御信号は、位置決
めされた数の入力ラインを選択する。

メモリ・ユニット４０１〜４０８の各々は、「主要」デ
ータ入力ライン、「代わりの」データ入力ライン、及び
単一のデータ出力ラインを含んでいる。メモリ・ユニッ
ト４０１〜４０８は、対４４２．４４４．４４６及び４
４８にグループ化しているとみなせる。対４４２の如き
代表的な対は、相捕的なユニット４０１及び４０５を具
えている。メモリ・ユニット４０１をライン４１１に接
続して、「元の」入力データ信号Ａ１を受ける。

ライン４３１上のメモリ・ユニット４０１の出力端を、
ライン４１５上のユニット４０５の入力端に接続して、
対４４２内のデータを、ユニット４０１（装置の外部か
ら入力データを受ける）からユニット４０５（装置の内
部からの出力データを発生する）に供給できるようにす
る。ライン４３５上のメモリ・ユニット４０５の出力端
は、装置出力信号ＯＴ１を供給できるように接続する。

対４４２は、マトリクス内の他の対と相互接続するので
、ユニット４０１及び４０５は、それらの別の入力ライ
ン４２１及び４２５を介して、ライン４２６及び４２３
上のユニットの他の対内に配置されたメモリ・ユニット
（４０７及び４０２）から２つの異なる入力を受ける。

さらに、対４４２は、他の対と相互接続するので、かか
るユニットの他の対内に配置されたメモリ・ユニット（
４０６及び４０３）は、ライン４３１及び４３５上のユ
ニット４０１及び４０５からの出力を受けることができ
る。対４４２．４４４．４４６及び４４８の各々は、ユ
ニットの２つの他の対からの入力データを受け、ユニッ
トの２つの他の対へ出力データを供給し、デジタル・デ
ータ源からのデータ・ストリームを受け、装置４００か
らのデータ出力ストリームを供給するように、構成し、
配置する。

ユニット４０１〜４０８のメモリ容量を有効利用できる
というメモリ装置４００の有効性を表１に示す。この表
は、５つの異なる典型的な入力信号組合わせに対して、
ユニット４０１〜４０８間の相互接続を制御する際に用
いる制御信号Ｐ１〜Ｐ８の論理状態を示している。

表１Ｐｉ　　Ｐ２　　Ｐ３　　Ｐ４　　Ｐ５　　Ｐ６　　Ｐ
７　　Ｐ８Ａｌ　　　　　　　　０　　１　　１　　１
　　０　　０　　１　　１Ａｌ、Ｂｌ　　　　　　０　
　０　　１　　１　　０　　０　　０　　０Ａｌ、Ａ２
　　　　　０　　１　　０　　１　　１　　１　１　　
１Ａｌ、Ｂ２　　　　　０　　１　　１　　０　　０　
　０　　０　　０Ａｌ、Ａ２．Ｂｌ、Ｂ２　　０　　０
　　０　　０　　０　　０　　０　　０デ一タ信号Ａｌ
、のみを処理するときは、データがユニット４０１から
４０５．４０３．４０８．４０２．４０６．４０４．４
０７に流れるように、メモリ・ユニットは、出力から入
力に接続される。

Ａ１に対応する出力データをライン４３７上に信号ＯＴ
３として供給できる。データ信号Ａ１及びＢ１を処理す
るとき、データが、ユニット４０１から４０５．４０３
．４０７に流れると共に、ユニット４０２から４０６．
４０４．４０８に流れるように、メモリ・ユニット４０
１〜４０８を接続する。そして、Ａ１及びＢ１に対応す
る出力データを、信号ＯＴ３及びＯＴ４として、ライン
４３７及び４３８に供給できる。データ信号Ａ１及びＡ
２を処理するとき、データがユニット４０１から４０６
．４０４．４０７に流レルト共ニ、ユニット４０３から
４０８．４０２．４０５に流れるように、メモリ・ユニ
ット４０１〜４０８を接続する。そして、Ａ１及びＢ２
に対応する出力データを、信号ＯＴ３及′ｃ）１０Ｔ１
として、ライン４３７及び４３５に供給する。信号Ａ１
及びＢ２を処理する際、データがユニット４０１から４
０５．４０３．４０７に流れると共に、ユニット４０４
から４０８．４０２．４０６に流れるように、メモリ・
ユニット４０１〜４０８を接続する。すると、Ａ１及び
Ｂ２に対応する出力データは、信号ＯＴ３及びＯＴ２と
して、ライン４３７及び４３６に供給できる。４つのデ
ータ信号Ａ１、Ａ２、Ｂ１及びＢ２を処理するとき、デ
ータが、ユニット４０１から４０５に、ユニット４０２
から４０６に、ユニット４０３から４０７に、ユニット
４０４から４０８に流れるように、メモリ・ユニット４
０１〜４０８を接続する。すると、Ａ１、Ａ２、Ｂ１及
びＢ２に対応する出力データを、信号ＯＴＩ、ＯＴ３、
ＯＴ２及びＯＴ４としてライン４３５．４３７．４３６
及び４３８に供給できる。２チヤンネルの任意の単一チ
ャンネル又は組合わせを用いるとき、ユニット４０１〜
４０８のメモリ能力を完全に利用できるように、メモリ
装置４００を構成できる点に留意されたい。

上述は、本発明の好適な実施例について説明したが、本
発明の要旨を逸脱することなく種々の変更が可能である
。例えば、入力チャンネル数、１ワード当たりのビット
数、用いるメモリ・ユニットの数、シフト／シャドウ・
レジスタの長さなどは、設計する装置の特定の条件に応
じて、総て変更できる。

［発明の効果］上述の如く、本発明のメモリ装置によれば、短期間に高
速に受けた多くのデジタル・データを一時的に蓄積でき
る。また、扱える入力データのストリームの数が可変で
あり、あらゆる場合にメモリ能力を効率的に利用できる
。さらに、−時的な蓄積を行う「プログラマブル」メモ
リ装置を構成するのに特に適し、単一の集積回路チップ
上に実現できる。また、メモリ装置を構成するのに用い
るメモリ・ユニットが設けられたチップの外部に必要な
補助ロジック、即ち、「密着」ロジックを最少とできる
。

【図面の簡単な説明】

第１図は本発明の好適な一実施例のブロック図、第２図
は第１図に用いるメモリ・ユニットのブロック図、第３
図は第２及び第６図に用いるシフト／シャドウ・レジス
タのブロック図、第４図はシフト／シャドウ・レジスタ
の個々のフリップ・フロップ及び関連したマルチプレク
サの詳細なブロック図、第５図は本発明の他の好適な実
施例のブロック図、第６図は第５図に用いるメモリ・ユ
ニットのブロック図、第７図は第２図に示した形式のメ
モリ・ユニットに相互接続されたマトリクスにより構成
されたメモリ装置のブロック図である。４０〜４７：メモリ・ユニット１００〜１０３：入力マルチプレクサ１１０〜１１３：レジスタ１２１：メモリ配列

Claims

【特許請求の範囲】　ランダム・アクセス・メモリ配列と、各々が直列入力データ・ストリームを並列データに変換
し、この並列データを上記メモリ配列に供給すると共に
、上記メモリ配列から並列データを受け、これら並列デ
ータを直列出力データ・ストリームに変換する複数のレ
ジスタと、各々が上記レジスタの各々と関連し、制御信号に応じて
入力データ・ストリームの選択を行う複数のマルチプレ
クサとを夫々有する複数のメモリ・ユニットを相互接続したこ
とを特徴とするメモリ装置。