PL128123B1 - Method of control of position of phase of controlled signal with respect to reference signal and system therefor - Google Patents
Method of control of position of phase of controlled signal with respect to reference signal and system therefor Download PDFInfo
- Publication number
- PL128123B1 PL128123B1 PL1979218426A PL21842679A PL128123B1 PL 128123 B1 PL128123 B1 PL 128123B1 PL 1979218426 A PL1979218426 A PL 1979218426A PL 21842679 A PL21842679 A PL 21842679A PL 128123 B1 PL128123 B1 PL 128123B1
- Authority
- PL
- Poland
- Prior art keywords
- signal
- reference signal
- circuit
- regulated
- signals
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 4
- 230000001105 regulatory effect Effects 0.000 claims description 29
- 230000003111 delayed effect Effects 0.000 claims description 16
- 238000011156 evaluation Methods 0.000 claims description 11
- 230000000052 comparative effect Effects 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Control Of Velocity Or Acceleration (AREA)
- Synchronizing For Television (AREA)
- Manipulation Of Pulses (AREA)
Description
Przedmiotem wynalazku jest sposób regulacji pozycji fazy regulowanego sygnalu, wzgledem sygnalu odnie¬ sienia oraz uklad do regulacji pozycji fazy, stosowany w systemie telekomunikacyjnym.W znanym stanie techniki, na przyklad kiedy faza podlega detekcji w petli synchronizacji fazy, róznica fazy pomiedzy dwoma sygnalami jest zwykle mierzona przez rozpoczecie zliczania impulsów o znanej czestotli¬ wosci przy narastajacym zboczu sygalu odniesienia i zakonczenie zliczania przy narastajacym zboczu regulowane¬ go sygnalu, przy czym róznica fazy pomiedzy sygnalami jest okreslona przez ilosc impulsów. Wada takiego rozwiazania jest to, ze dla uzyskania zadowalajacej dokladnosci pomiaru, impulsy musza byc o tak wysokiej czestotliwosci, ze trudno jest zrealizowac uklad w technice TTL. W konsekwencji, powoduje to skomplikowany dobór elementów skladowych, decydujac o wzroscie kosztów.Sposób regulacji pozycji fazy regulowanego sygnalu wzgledem sygnalu odniesienia, w systemie telekomuni¬ kacyjnym wedlug wynalazku polega na tym, ze sygnal odniesienia opóznia sie, opózniony sygnal odniesienia porównuje sie z regulowanym sygnalem i wytwarza sie pierwszy porównawczy sygnal, który przejmuje odpo¬ wiednio wysoki lub niski poziom, zaleznie od róznicy faz pomiedzy opóznionym sygnalem odniesienia, a regulo¬ wanym sygnalem. Ponadto opóznia sie regulowany syganl, opózniony regulowany sygnal porównuje sie z sygna¬ lem odniesienia i wytwarza sie drugi porównawczy sygnal, który przyjmuje odpowiednio wysoki lub niski poziom, zaleznie od róznicy faz pomiedzy opóznionym regulowanym sygnalem a sygnalem odniesienia. Nastep¬ nie wytwarza sie decyzje logiczna zalezna od logicznych poziomów obydwu porównawczych sygnalów, przy czym te logiczna decyzje stosuje sie jako sygnal regulacji do korekcji pozycji fazy regulowanego sygnalu wzgledem pozycji fazy sygnalu odniesienia.Uklad do regulacji pozycji fazy regulowanego sygnalu wzgledem sygnalu odniesienia w systemie telekomu¬ nikacyjnym, wedlug wynalazku charakteryzuje sie tym, ze uklad ten zawiera pierwszy porównujacy obwód, który zaleznie od róznicy faz pomiedzy dwoma sygnalami do dwóch jego wejsc wytwarza wyjsciowy sygnal odpowiednio o wysokim lub niskim poziomie, przy czym do pierwszego wejscia porównujacego obwodu dopro¬ wadzony jest sygnal odniesienia, poprzez opózniajacy obwód, a do drugiego wejscia porównujacego obwodu doprowadzony jest bezposrednio regulowany sygnal. Ponadto uklad zawiera drugi porównujacy obwód tego2 128 123 samego rodzaju jak pierwszy porównujacy obwód, przy czym do pierwszego wejscia drugiego porównujacego obwodu doprowadzony jest regulowany sygnal poprzez opózniajacy obwód, a do drugiego wejscia drugiego porównujacego obwodu doprowadzony jest bezposrednio sygnal odniesienia. Wyjscia obydwu porównujacych obwodów sa polaczone z obwodem logicznego oszacowania doprowadzajac do jego dwóch wejsc porównawczo sygnaly, przy czym obwód logicznego oszacowania, w zaleznosci od kombinacji sygnalów na swych wejsciach, wytwarza na swoim wyjsciu binarny sygnal regulacji.. Sposób i uklad wedlug wynalazku pozwalaja na bardzo dokladna detekqe róznicy fazy pomiedzy dwoma sygnalami za pomoca kilku prostych elementów skladowych, przy czym wynik pomiaru moze byc stosowany do regulowania pozycji fazy drugiego sygnalu. Uklad wedlug wynalazku moze na przyklad byc stosowany, kiedy reguluje sie rózne obwody zegarowe zawarte w ukladzie dla wiekszosci wybranych sygnalów zegarowych, tak ze pozycje faz obwodów zegarowych beda ze soba scisle zespolone.Przedmiot wynalazku jest blizej objasniony w przykladzie wykonania na rysunku, na którym fig. 1 przed¬ stawia schemat blokowy ukladu wedlug wynalazku, a fig. 2 - 5 przedstawiaja wykresy czasowe wyjasniajace dzialanie ukladu przy róznych róznicach faz pomiedzy sygnalami. Jak przedstawiono na fig. 1, uklad wedlug wynalazku zawiera dwa przerzutniki FF1, FF2 takiego typu, ze zaleznie od róznicy faz dwóch sygnalów dopro¬ wadzanych na ich wejscia, wytwarzaja sygnaly wyjsciowe przyjmujace odpowiednio wysoki lub niski poziom.Przerzutnikami takimi sa na przyklad oferowane przez firme TEXAS INSTRUMENT elementy oznac¬ zone 74S74.Do obydwu przerzutników jest doprowadzany syganl odniesienia C2, jak równiez sygnal regulowany C1.Pozycja fazy regulowanego sygnalu C1, jest regulowana w odniesieniu do pozycji fazy sygnalu odniesienia C2.Przerzutnik FF1 odbiera swym pierwszym wejsciem sygnal D1, który jest sygnalem odniesienia C2 opóznionym w opózniajacym obwodzie DL1. Do drugiego wejscia przerzutnika FF1 doprowadzony jest regulowany sygnal C1 bezposrednio z oscylatora zegarowego CL1. Przerzutnik FF2 odbiera na pierwszym wejsciu sygnal D2, który jest regulowanym sygnalem C1, opóznionym w opózniajacym obwodzie DL2, a do drugiego wejscia tego przerzutni¬ ka dochodzi sygnal odniesienia C2, bezposrednia Opózniajace obwody DL1 i DL2 sa identyczne i stanowia je korzystnie obwody buforowe (Schottky - buffors). W obwodach DL1 i DL2 kilka zespolów buforowych moze byc polaczonych w szereg, a wielkosc opóznienia w obwodach jest okreslona przez ilosc zespolów buforowych, która to ilosc dobiera sie. Obwód opózniajacy moze równiez zawierac linie opózniajaca, a wielkosc opóznienia jest wówczas okreslona przez dlugosc linii opózniajacej.Kiedy róznica fazy pomiedzy sygnalem odniesienia C2 a regulowanym sygnalem C1 wedlug przykladu przewyzsza ±5 nano-sekund, korekcja pozycji fazy sygnalu C1 odbedzie sie zgodnie ze wspomnianymi granicami tolerancji. Wielkosc granicy tolerancji moze byc oczywiscie zmieniana przez dolaczanie róznej ilosci zespolów buforowych w opózniajacych obwodach DL1, DL2. Wyjsciowe sygnaly Q1 i 02 przerzutników FF1 i FF2 sa przyporzadkowane do logicznych poziomcw przez róznice fazy pomiedzy sygnalami C2 i C1 i sa doprowadzane do wejsc otavodu logicznego oszacowania LC lub procesora znanego typu, na przyklad mikroprocesora firmy MOTOROLA M6900.Obwód logicznego oszacowania LC wytwarza binarny sygnal wyjsciowy odpowiadajacy kombinacji sygna¬ lów odbieranych na wejsciach, który to wejsciowy sygnal po przetworzeniu w cyfrowo-analogowym przetworni¬ ku DA, steruje czestotliwoscia oscylatora CL1. Wspomniany oscylator wytwarza sygnal C1, dla którego pozycja fazy jest regu lowana wzgledem sygnalu odniesienia C2.Z figury 2 do 5 rysunku wynika, który z logicznych poziomów sygnalfry Q1 i 02 uzyskuje sie przy róznych róznicach fazy pomiedzy sygnalami C2 i C1. Linie przerywane oznaczaja na rysunku poziom zerowy sygnalów Q1 i 02. Na fig. 2 przedstawiono sytuacje, gdy regulowany sygnal C1 dochodzi do ukladu pózniej niz opózniony sygnal odniesienia D1. Przerzutnik FF1 wytwarza wyjsciowy sygnal Q1 o wysokim poziomie, gdy na pierwszym wejsciu przerzutnika w momencie porównania wystepuje sygnal owysokim poziomie. Jednakze w tym momencie przerzutnik FF2 wytwarza wyjsciowy sygnal 02 o niskim poziomie, jesli sygnal na drugim wejsciu przerzutnika w tym przypadku bedzie wyprzedzal sygnal dochodzacy do pierwszego wejscia przerzutni¬ ka Figura3 odnosi sie do sytuacji, gdy sygnal odniesienia C2 dochodzi do ukladu pózniej niz opózniony sygnal D2. Przerzutnik FF1 jest zmuszony do wytwarzania sygnalu Q1 o niskim poziomie, podczas gdy przerzut¬ nik FF2 wytwarza wyjsciowy sypial 02 o wysokim poziomie. Fig. 4 przedstawia przypadek, gdy róznica fazy pomiedzy sygnalami C2 i C1 jest mniejsza niz opóznienie miedzy sygnalami C2 i Dl. W tym przypadku obydwa sygnaly 01 i 02 przyjmuja niski poziom. Fig. 5 odnosi sie do przypadku, gdy róznica fazy pomiedzy narastaja¬ cym zboczem sygnalu C2 a opadajacym zboczem sygnalu Cl jest mniejsza niz opóznienie pomiedzy sygnala¬ mi C2 i Dl. W tym przypadku obydwa sygnaly Q1 i 02 przyjmuja wysoki poziom.W ten sposób rózne regulacyjne sygnaly sa uzyskiwane dla czterech mozliwych kombinacji syipialów.W pierwszym przypadku regulacyjny sygnal uzyskiwany w obwodzie LC podnosi czestotliwosc oscylatora zega¬ rowego CL1, w drugim przypadku regulacyjny sygnal obniza czestotliwosc oscylatora zegarowego, a w trzecim i czwartym przypadku nie uzyskuje sie zmiany czestotliwosci oscylatora. Jak wynika z opisu, stosujac uklad128 123 3 wedlug wynalazku mozliwe jest wykrywanie róznicy fazy zarówno w poblizu 0 stopni, jak równiez 180 stopni, bardzo dokladnie.Zastrzezenia patentowe 1. Sposób regulacji pozycji fazy regulowanego sygnalu wzgledem sygnalu odniesienia, w systemie teleko¬ munikacyjnym, znamienny tym, ze sygnal odniesienia (C2) opóznia sie, opózniony sygnal odniesie¬ nia (Dl) porównuje sie z regulowanym sygnalem (CD i wytwarza sie pierwszy porównawczy sygnal (Q1), przyjmujacy odpowiednio wysoki lub niski poziom, zaleznie od róznicy faz pomiedzy opóznionym sygnalem odniesienia (D1) a regulowanym sygnalem (C1), a ponadto opóznia sie regulowany sygnal (C1), opózniony regu¬ lowany sygnal (D2) porównuje sie z sygnalem odniesienia (C2) i wytwarza sie drugi porównawczy sygnal (Q2) przyjmujacy odpowiednio wysoki lub niski poziom, zaleznie od róznicy faz pomiedzy opóznionym regulowanym sygnalem (D2) a sygnalem odniesienia (C2), wytwarza sie decyzje logiczna zalezna od logicznych poziomów obydwu porównawczych sygnalów (Q1 i Q2), przy czym te logiczna decyzje stosuje sie jako sygnal regulacji do korekcji pozycji fazy regulowanego sygnalu (C1) wzgledem pozycji fazy sygnalu odniesienia (C2). 2. Uklad do regulacji pozycji fazy regulowanego sygnalu wzgledem sygnalu odniesienia, w telekomunika¬ cyjnym systemie, znamienny tym, ze uklad ten zawiera pierwszy porównujacy obwód (FF1), który zaleznie od róznicy faz pomiedzy dwoma sygnalami doprowadzanymi do dwóch jego wejsc wytwarza wyjsciowy sygnal odpowiednio o wysokim lub niskim poziomie, przy czym do pierwszego wejscia porównujacego obwo¬ du (FF1) doprowadzony jest sygnal odniesienia (C2), poprzez opózniajacy obwód (DL1), a do drugiego wejscia porównujacego obwodu (FF1) doprowadzony jest bezposrednio regulowany sygnal (C1), ponadto zawiera drugi porównujacy obwód (FF2) tego samego rodzaju jak pierwszy porównujacy obwód (FF1), przy czym do pierwsze¬ go wejscia drugiego porównujacego obwodu (FF2) doprowadzony jest, poprzez opózniajacy obwód (DL2), regu¬ lowany sygnal (C1), a do drugiego wejscia drugiego porównujacego obwodu (FF2) doprowadzony jest bezposred¬ nio sygnal odniesienia (C2), przy czym wyjscia obydwu porównujacych obwodów (FF1, FF2) sa polaczone z obwodem logicznego oszacowania (LC) doprowadzajac do jego dwóch wejsc porównawcze sygnaly (Q1 i Q2), który to obwód logicznego oszacowania (LC), w zaleznosci od kombinacji sygnalów na swych wejsciach, wytwa¬ rza na swoim wyjsciu binarny sygnal regulacji.DLI FF1 DA CU Fig. 1 C2 Cl Dl 02 01 0.2 Fig. 2128 123 Fig 3 Fig. 4 C2 Cl Dl D2 0.2 — C2 — Cl ^ Dl "L D2 Q2 Fig. 5 C2 J- C/ "L Di -T D2 Q1 - Q2 Pricownia Poligraficzni UP PRL. Naklad 100 egz.Cena 100 zl PL PL PL
Claims (2)
1. Zastrzezenia patentowe 1. Sposób regulacji pozycji fazy regulowanego sygnalu wzgledem sygnalu odniesienia, w systemie teleko¬ munikacyjnym, znamienny tym, ze sygnal odniesienia (C2) opóznia sie, opózniony sygnal odniesie¬ nia (Dl) porównuje sie z regulowanym sygnalem (CD i wytwarza sie pierwszy porównawczy sygnal (Q1), przyjmujacy odpowiednio wysoki lub niski poziom, zaleznie od róznicy faz pomiedzy opóznionym sygnalem odniesienia (D1) a regulowanym sygnalem (C1), a ponadto opóznia sie regulowany sygnal (C1), opózniony regu¬ lowany sygnal (D2) porównuje sie z sygnalem odniesienia (C2) i wytwarza sie drugi porównawczy sygnal (Q2) przyjmujacy odpowiednio wysoki lub niski poziom, zaleznie od róznicy faz pomiedzy opóznionym regulowanym sygnalem (D2) a sygnalem odniesienia (C2), wytwarza sie decyzje logiczna zalezna od logicznych poziomów obydwu porównawczych sygnalów (Q1 i Q2), przy czym te logiczna decyzje stosuje sie jako sygnal regulacji do korekcji pozycji fazy regulowanego sygnalu (C1) wzgledem pozycji fazy sygnalu odniesienia (C2). 2. Uklad do regulacji pozycji fazy regulowanego sygnalu wzgledem sygnalu odniesienia, w telekomunika¬ cyjnym systemie, znamienny tym, ze uklad ten zawiera pierwszy porównujacy obwód (FF1), który zaleznie od róznicy faz pomiedzy dwoma sygnalami doprowadzanymi do dwóch jego wejsc wytwarza wyjsciowy sygnal odpowiednio o wysokim lub niskim poziomie, przy czym do pierwszego wejscia porównujacego obwo¬ du (FF1) doprowadzony jest sygnal odniesienia (C2), poprzez opózniajacy obwód (DL1), a do drugiego wejscia porównujacego obwodu (FF1) doprowadzony jest bezposrednio regulowany sygnal (C1), ponadto zawiera drugi porównujacy obwód (FF2) tego samego rodzaju jak pierwszy porównujacy obwód (FF1), przy czym do pierwsze¬ go wejscia drugiego porównujacego obwodu (FF2) doprowadzony jest, poprzez opózniajacy obwód (DL2), regu¬ lowany sygnal (C1), a do drugiego wejscia drugiego porównujacego obwodu (FF2) doprowadzony jest bezposred¬ nio sygnal odniesienia (C2), przy czym wyjscia obydwu porównujacych obwodów (FF1, FF2) sa polaczone z obwodem logicznego oszacowania (LC) doprowadzajac do jego dwóch wejsc porównawcze sygnaly (Q1 i Q2), który to obwód logicznego oszacowania (LC), w zaleznosci od kombinacji sygnalów na swych wejsciach, wytwa¬ rza na swoim wyjsciu binarny sygnal regulacji. DLI FF1 DA CU Fig. 1 C2 Cl Dl 02 01 0.
2. Fig. 2128 123 Fig 3 Fig. 4 C2 Cl Dl D2 0.2 — C2 — Cl ^ Dl "L D2 Q2 Fig. 5 C2 J- C/ "L Di -T D2 Q1 - Q2 Pricownia Poligraficzni UP PRL. Naklad 100 egz. Cena 100 zl PL PL PL
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE7809934A SE413826B (sv) | 1978-09-21 | 1978-09-21 | Sett att i ett telekommunikationssystem reglera fasleget hos en styrd signal i forhallande till en referenssignal samt anordning for genomforande av settet |
Publications (2)
Publication Number | Publication Date |
---|---|
PL218426A1 PL218426A1 (pl) | 1980-08-11 |
PL128123B1 true PL128123B1 (en) | 1983-12-31 |
Family
ID=20335888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PL1979218426A PL128123B1 (en) | 1978-09-21 | 1979-09-20 | Method of control of position of phase of controlled signal with respect to reference signal and system therefor |
Country Status (22)
Country | Link |
---|---|
US (1) | US4380083A (pl) |
EP (1) | EP0010077B1 (pl) |
JP (1) | JPS55500724A (pl) |
AR (1) | AR229083A1 (pl) |
AU (1) | AU525914B2 (pl) |
CA (1) | CA1142238A (pl) |
CS (1) | CS216684B2 (pl) |
DD (1) | DD146230A5 (pl) |
DE (1) | DE2963616D1 (pl) |
DK (1) | DK149292C (pl) |
EG (1) | EG14080A (pl) |
ES (1) | ES484315A1 (pl) |
FI (1) | FI70660C (pl) |
HU (1) | HU178531B (pl) |
IE (1) | IE48553B1 (pl) |
IN (1) | IN153004B (pl) |
MX (1) | MX149453A (pl) |
NO (1) | NO150260C (pl) |
PL (1) | PL128123B1 (pl) |
SE (1) | SE413826B (pl) |
WO (1) | WO1980000901A1 (pl) |
YU (1) | YU228379A (pl) |
Families Citing this family (65)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4400667A (en) * | 1981-01-12 | 1983-08-23 | Sangamo Weston, Inc. | Phase tolerant bit synchronizer for digital signals |
CA1180416A (en) * | 1981-05-19 | 1985-01-02 | Botaro Hirosaki | Timing recovery circuit |
US4518998A (en) * | 1982-06-03 | 1985-05-21 | Klimsch/Optronics, Inc. | Method and apparatus for producing a time advanced output pulse train from an input pulse train |
US4473760A (en) * | 1982-12-13 | 1984-09-25 | Western Digital Corporation | Fast digital sample resolution circuit |
US4648060A (en) * | 1984-07-30 | 1987-03-03 | Hewlett-Packard Company | Dual channel frequency synthesizer system |
DE3441501A1 (de) * | 1984-11-14 | 1986-05-15 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schaltungsanordnung zum regenerieren und synchronisieren eines digitalen signals |
FR2608863B1 (fr) * | 1986-12-19 | 1994-04-29 | Nec Corp | Circuit integre logique comportant des bascules electroniques d'entree et de sortie pour stabiliser les durees des impulsions |
JPS63228206A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | クロツク分配方式 |
US5101117A (en) * | 1988-02-17 | 1992-03-31 | Mips Computer Systems | Variable delay line phase-locked loop circuit synchronization system |
IL89120A (en) * | 1988-02-17 | 1992-08-18 | Mips Computer Systems Inc | Circuit synchronization system |
AU617312B2 (en) * | 1988-03-26 | 1991-11-28 | Alcatel N.V. | Synchronizing circuit |
DE3917217A1 (de) * | 1989-05-26 | 1990-11-29 | Ant Nachrichtentech | Regenerator fuer digitalsignale |
US4959846A (en) * | 1989-09-11 | 1990-09-25 | Raynet Corporation | Clock recovery apparatus including a clock frequency adjuster |
US4975929A (en) * | 1989-09-11 | 1990-12-04 | Raynet Corp. | Clock recovery apparatus |
US5036230A (en) * | 1990-03-01 | 1991-07-30 | Intel Corporation | CMOS clock-phase synthesizer |
US5083049A (en) * | 1991-05-10 | 1992-01-21 | Ast Research, Inc. | Asynchronous circuit with edge-triggered inputs |
US5229752A (en) * | 1991-09-20 | 1993-07-20 | The United States Of America As Represented By The United States Department Of Energy | Method and apparatus for detecting timing errors in a system oscillator |
DE4139117C1 (pl) * | 1991-11-28 | 1993-06-09 | Texas Instruments Deutschland Gmbh, 8050 Freising, De | |
TW234796B (pl) * | 1993-02-24 | 1994-11-21 | Advanced Micro Devices Inc | |
WO1995034127A1 (en) * | 1994-06-03 | 1995-12-14 | Sierra Semiconductor Corporation | A three-state phase-detector/charge pump circuit with no dead-band region |
SE503069C2 (sv) * | 1994-07-06 | 1996-03-18 | Ericsson Telefon Ab L M | Förfarande och anordning för att fasvrida en signal |
GB9505350D0 (en) * | 1995-03-16 | 1995-05-03 | British Tech Group | Electronic identification system |
US5712580A (en) * | 1996-02-14 | 1998-01-27 | International Business Machines Corporation | Linear phase detector for half-speed quadrature clocking architecture |
US5818890A (en) * | 1996-09-24 | 1998-10-06 | Motorola, Inc. | Method for synchronizing signals and structures therefor |
KR100244466B1 (ko) * | 1997-04-26 | 2000-02-01 | 김영환 | 클럭 위상 비교기 |
KR100215889B1 (ko) * | 1997-05-06 | 1999-08-16 | 구본준 | 클럭 동기 회로 |
DE60044276D1 (de) * | 1999-06-04 | 2010-06-10 | Sumitomo Chemical Co | Esterase Gene und Verwendungen davon |
DE10020171A1 (de) | 2000-04-25 | 2001-10-31 | Ericsson Telefon Ab L M | Pulsdetektor |
US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
KR20060094106A (ko) * | 2001-04-20 | 2006-08-28 | 알로이즈 우벤 | 풍력 발전 플랜트의 운전 방법 |
DE10119624A1 (de) | 2001-04-20 | 2002-11-21 | Aloys Wobben | Verfahren zum Betreiben einer Windenergieanlage |
US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
US7295049B1 (en) * | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
WO2008012915A1 (fr) * | 2006-07-28 | 2008-01-31 | Fujitsu Limited | Appareil de détermination de phase et appareil de synchronisation de phase |
US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
US8516025B2 (en) * | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
US8970276B1 (en) * | 2013-12-17 | 2015-03-03 | Analog Devices, Inc. | Clock signal synchronization |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL272023A (pl) * | 1960-12-05 | |||
US3521172A (en) * | 1965-11-26 | 1970-07-21 | Martin Marietta Corp | Binary phase comparator |
US3495184A (en) * | 1968-03-11 | 1970-02-10 | Radiation Inc | Phase-locked loop having improved acquisition range |
US3701039A (en) * | 1968-10-28 | 1972-10-24 | Ibm | Random binary data signal frequency and phase compensation circuit |
US3660647A (en) * | 1969-12-24 | 1972-05-02 | Us Navy | Automatic signal delay tracking system |
US3614635A (en) * | 1969-12-31 | 1971-10-19 | Ibm | Variable frequency control system and data standardizer |
US3714463A (en) * | 1971-01-04 | 1973-01-30 | Motorola Inc | Digital frequency and/or phase detector charge pump |
BE786226A (fr) * | 1971-07-16 | 1973-01-15 | Siemens Ag | Alimentation en courant rythme pour un systeme de circuits de commutation a deux canaux |
US3839599A (en) * | 1972-11-10 | 1974-10-01 | Gte Automatic Electric Lab Inc | Line variation compensation system for synchronized pcm digital switching |
JPS5721064B2 (pl) * | 1974-06-07 | 1982-05-04 | ||
US4001713A (en) * | 1976-01-15 | 1977-01-04 | Gte Sylvania Incorporated | Phase lock loop circuit |
JPS52124848A (en) * | 1976-04-12 | 1977-10-20 | Fujitsu Ltd | Digital phase detection circuit |
DE2735053C3 (de) * | 1977-08-03 | 1980-05-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Digitaler Phasenregelkreis |
-
1978
- 1978-09-21 SE SE7809934A patent/SE413826B/sv not_active IP Right Cessation
-
1979
- 1979-08-29 IN IN610/DEL/79A patent/IN153004B/en unknown
- 1979-08-30 FI FI792703A patent/FI70660C/sv not_active IP Right Cessation
- 1979-09-18 DD DD79215609A patent/DD146230A5/de unknown
- 1979-09-19 IE IE1778/79A patent/IE48553B1/en unknown
- 1979-09-19 EG EG559/79A patent/EG14080A/xx active
- 1979-09-19 YU YU02283/79A patent/YU228379A/xx unknown
- 1979-09-19 AR AR278117A patent/AR229083A1/es active
- 1979-09-19 CS CS796317A patent/CS216684B2/cs unknown
- 1979-09-20 CA CA000335989A patent/CA1142238A/en not_active Expired
- 1979-09-20 NO NO793023A patent/NO150260C/no unknown
- 1979-09-20 PL PL1979218426A patent/PL128123B1/pl unknown
- 1979-09-20 ES ES484315A patent/ES484315A1/es not_active Expired
- 1979-09-20 AU AU50993/79A patent/AU525914B2/en not_active Expired
- 1979-09-20 HU HU79EI878A patent/HU178531B/hu unknown
- 1979-09-20 MX MX179346A patent/MX149453A/es unknown
- 1979-09-21 US US06/196,556 patent/US4380083A/en not_active Expired - Lifetime
- 1979-09-21 JP JP50162179A patent/JPS55500724A/ja active Pending
- 1979-09-21 DE DE7979850087T patent/DE2963616D1/de not_active Expired
- 1979-09-21 EP EP79850087A patent/EP0010077B1/en not_active Expired
- 1979-09-21 WO PCT/SE1979/000194 patent/WO1980000901A1/en unknown
-
1980
- 1980-05-20 DK DK220080A patent/DK149292C/da active
Also Published As
Publication number | Publication date |
---|---|
PL218426A1 (pl) | 1980-08-11 |
YU228379A (en) | 1982-10-31 |
DE2963616D1 (en) | 1982-10-28 |
WO1980000901A1 (en) | 1980-05-01 |
NO793023L (no) | 1980-03-24 |
IE48553B1 (en) | 1985-03-06 |
CA1142238A (en) | 1983-03-01 |
JPS55500724A (pl) | 1980-10-02 |
AU525914B2 (en) | 1982-12-09 |
IN153004B (pl) | 1984-05-19 |
FI70660C (fi) | 1986-09-24 |
DK149292C (da) | 1987-01-19 |
MX149453A (es) | 1983-11-08 |
AR229083A1 (es) | 1983-06-15 |
SE413826B (sv) | 1980-06-23 |
NO150260C (no) | 1984-09-12 |
DK149292B (da) | 1986-04-21 |
US4380083A (en) | 1983-04-12 |
FI70660B (fi) | 1986-06-06 |
EP0010077A1 (en) | 1980-04-16 |
EG14080A (en) | 1983-03-31 |
DK220080A (da) | 1980-05-20 |
DD146230A5 (de) | 1981-01-28 |
AU5099379A (en) | 1980-03-27 |
SE7809934L (sv) | 1980-03-22 |
FI792703A (fi) | 1980-03-22 |
EP0010077B1 (en) | 1982-09-01 |
IE791778L (en) | 1980-03-21 |
ES484315A1 (es) | 1980-05-16 |
HU178531B (en) | 1982-05-28 |
NO150260B (no) | 1984-06-04 |
CS216684B2 (en) | 1982-11-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
PL128123B1 (en) | Method of control of position of phase of controlled signal with respect to reference signal and system therefor | |
US5619148A (en) | Digital variable in-lock range phase comparator | |
EP0613245B1 (en) | Digital phase shifter | |
US4805195A (en) | Selectable timing delay circuit | |
US4868522A (en) | Clock signal distribution device | |
US5087829A (en) | High speed clock distribution system | |
US5302916A (en) | Wide range digital frequency detector | |
AU640448B2 (en) | Digital clock buffer circuit providing controllable delay | |
US5815016A (en) | Phase-locked delay loop for clock correction | |
US5894226A (en) | IC testing apparatus | |
US4290022A (en) | Digitally programmable phase shifter | |
EP0252444B1 (en) | Digital phase-locked loops | |
US5237224A (en) | Variable self-correcting digital delay circuit | |
JPH0347779B2 (pl) | ||
US4868430A (en) | Self-correcting digitally controlled timing circuit | |
GB2348327A (en) | Clock skew removal apparatus | |
US4530107A (en) | Shift register delay circuit | |
GB2055268A (en) | Digital phase comparator circuit | |
KR100313255B1 (ko) | 디지털주파수체배기용조합지연회로 | |
US5136253A (en) | Phase comparator having two different phase comparison characteristics | |
US4048581A (en) | Oscillator frequency control loop | |
US6735732B2 (en) | Clock adjusting method and circuit device | |
EP0987853A1 (en) | A fully digital phase aligner | |
US3952254A (en) | Timing signal regenerating circuit | |
US6359483B1 (en) | Integrated circuit clock distribution system |