Przedmiotem wynalazku jest sposób i uklad sze¬ regowego przesylania danych, majacy zastosowa¬ nie w automatyce cyfrowej i cyfrowych urzadze¬ niach pomiarowych, a szczególnie do rejestracji i przesylania danych.Stan techniki. Znane sa z ksiazki Pienkos J. i Turczynski J. „Uklady scalone TTL serii UCY 74 i ich zastosowanie", WKL, Warszawa 1976 oraz z ksiazki Misiurewicz P. i Grzybek M. „Pólprze¬ wodnikowe uklady logiczne" WNT, Warszawa 1975, uklady przetwarzania informacji równoleglej na szeregowa, zbudowane z rejestrów przesuwnych, których wejscia równolegle sa polaczone z ma¬ gistrala danych, zas ich wyjscia oprócz ostatniego, z którego wyprowadza sie informacje szeregowa, sa polaczone z wielowejsciowym funktorem NAND, przy czym z wyjscia tego funktora jest wyprowa¬ dzana informacja o koncu nadawania i umozliwia¬ jaca ponowne wpisanie informacji równoleglej.Po wyzerowaniu nastepuje wpisanie do rejestru informacji równoleglej z magistrali danych, która dalej wyprowadza sie szeregowo z ostatniego wyj¬ scia rejestru w takt impulsów podawanych na jego wejscie zegarowe, az do zakonczenia wypro¬ wadzania informacji szeregowej, co jest sygnali¬ zowane stanem logicznym na wyjsciu funktora NAND. W podanej na wstepie literaturze jest takze opisany uklad szeregowego przesylania in¬ formacji równoleglej, zbudowany z multipleksera, którego wejscia danych sa polaczone z magistrala 10 15 danych, a wejscia adresowe sa polaczone z liczni¬ kiem binarnym, zas jego wejscie zegarowe jest polaczone z wejsciem strobujac/m multipleksera.Kolejne bity informacji wyprowadza sie z wyjscia multipleksera w takt impulsów zegarowych, przy czym równoczesnie generuje sie adresy Kolejnych bitów przy pomocy licznika binarnego.Znany jest równiez z podanej na wstepie ksiazki Pienkos J. Turczynski J. uklad zmiany informacji równoleglej na szeregowa, zawierajacy rejestr prze¬ suwny zbudowany z przerzutników J. K, których wejscia taktowe sa polaczone z wejsciem zegaro¬ wym licznika binarnego, a wejscia kasujace z ukla¬ dem bramek NAND wprowadzajacym do rejestru informacje równolegla z magistrali danych. Infor¬ macje równolegla wpisuje sie do rejestru impul¬ sem startowym, a nastepnie wyprowadza sie bit po bicie w takt impulsów zegarowych z wyjscia ostatniej komórki rejestru.Inny uklad opisany w cytowanej literaturze za¬ wiera rozdzielacz, którego wyjscia sa polaczone z jednymi wejsciami bramek NAND, a drugie wejscia tych bramek sa polaczone z magistrala danych, zas wyjscia tych bramek sa polaczone z wielowejsciowym funktorem NANiD, którego jedno wejscie jest polaczone z wejsciem taktowym rozdzielacza. Kolejne bity informacji równoleglej sa wyprowadzane z wyjscia wielowejsciowego funktora NAND w takt sygnalów z kolejnych po¬ zycji rozdzielacza synchronizowanych z impulsami 119 167119 3 zegarowymi podawanymi na wejscie rozdzielacza.Istota wynalazku. Sposobem wedlug wynalazku format danych z magistrali danych programuje sie przy pomocy ukladu programowania formatu i sprzezonego z nim przesuwnego rejestru, przy czym równoczesnie kolejne grupy danych adresuje sie z przesuwnego rejestru przy pomocy adreso¬ wego ukladu i dalej w momencie wyznaczonym przez blok funkcji interface steruje sie multiplek¬ ser, kolejno zas przy ostatniej grupie danych, ka¬ suje sie przesuwny rejestr i blokuje sie multi¬ plekser, za pomoca logicznego ukladu.W ukladzie realizujacym sposób, wejscie szere¬ gowe przesuwnego rejestru jest polaczone z blo¬ kiem funkcji interface, a wejscia programowane tego rejestru sa polaczone poprzez uklad progra¬ mowania formatu z magistrala danych, zas wyjscia przesuwnego rejestru poprzez adresowy uklad sa polaczone z wejsciami adresowymi multipleksera, podczas gdy logiczny uklad jest sprzezony z prze¬ suwnym rejestrem i adresowym ukladem.Zastosowanie rozwiazania wedlug wynalazku umozliwia przetwarzanie informacji z postaci rów¬ noleglej na szeregowa i przesylanie jej grupami, Dzieki zastosowaniu ukladu programowania for¬ matu sprzezonego z rejestrem przesuwnym uzys¬ kuje sie zadana postac formatu przetwarzanej in¬ formacji. Zastosowanie zas bloku funkcji interface pozwala na sterowanie przesylaniem informacji z magistrali interface, co stwarza mozliwosc wyko¬ rzystania przedmiotowego rozwiazania w urzadze¬ niach systemowych pracujacych w oparciu o in¬ terface IEC.Objasnienie rysunku. Przedmiot wynalazku zos¬ tanie blizej objasniony w przykladzie wykonania na rysunku przedstawiajacym schemat blokowy ufclaclu* Przyklad realizacji wynalazku. W sposobie sze¬ regowego przesylania danych, dane z magistrali danych MD przesyla sie do magistrali interface MI za pomoca multipleksera 1 sterowanego logicznym ukladem 2 sprzezonym z blokiem funkcji inter¬ face 3 polaczonym z magistrala interface MI.Format danych z magistFali danych MD progra¬ muje sie przy pomocy ukladu programowania for¬ matu 5 i sprzezonego z nim przesuwnego rejestru 4, przy czym równoczesnie kolejne grupy danych adresuja sie z przesuwnego rejestru 4 przy po¬ mocy adresowego ukladu 6 i dalej w momencie wyznaczgnym f*raez tOek funkcji interfaee 3 ste¬ ruje sie multiplekser 1, kolejno zas przy ostatniej grupie danych kasuje sie przesuwny rejestr 4 i blo¬ kuje sie multiplekser 1 za pomoca logicznego ukladu 2.Uklad do szeregowego przesylania danych, za¬ wiera multiplekser 1 polaczony wejsciami z ma¬ gistrala danych MD i wyjsciami z magistrala interface BU, zas wejsciem strobujacym z logicz¬ nym ukladem t sprzezonym z blokiem 3 funkcji interface, polaczonym z magistrala interface Mi.Wejscie szeregowe przesuwnego rejestru 4 jest po¬ laczone a blokiem* 8 funkcji interface, a wejscia programowe tego rejestru sa polaczone poprzez uklad 5 programowania formatu z magistrala da- 167 4 nych MD, zas wyjscia przesuwnego rejestru 4 poprzez adresowy uklad 6 sa polaczone z wejsciami adresowanymi multipleksera 1, natomiast logiczny uklad 2 jest sprzezony z przesuwnym rejestrem 4 i i adresowym ukladem 6.Dzialanie ukladu jest nastepujace. Informacje z magistrali danych MD sa przesylane do magis¬ trali interface MI przy pomocy multipleksera 1.Adresy poszczególnych grup przesylanych danych li sa generowane w adresowym ukladzie 8 sterowa¬ nym z przesuwnego rejestru 4, który z kolei jest sterowany z logicznego ukladu 2 i bloku 3 funkcji interface. Blok 3 jest polaczony z magistrala in¬ terface MI, z której otrzymuje sie sygnaly o po- 9 czatku i koncu przesylania informacji oraz sygnaly gotowosci do przyjecia danych i ich akceptacji.Blok 3 generuje sygnal sterujacy przesuwnym re¬ jestrem 4, który poprzez adresowy uklad 6 adre¬ suje kolejne grupy danych w momencie akceptacji 20 aktualnie wysylanej grupy danych.Natomiast wysylaniem przez multiplekser 1 kazdej zaadresowanej grupy danych steruje lo¬ giczny uklad 2 wysylajac sygnal strobujacy do multipleksera 1 w momencie wygenerowania w 25 bloku 3 funkcji interface sygnalu waznosci danych.Przy ostatniej grupie danych, dzieki sprzezeniu z adresowym ukladem 6, logiczny uklad 2 zeruje przesuwny rejestr 4, blokuje multiplekser 1.Zastrzezenia patentowe 1. Sposób szeregowego przesylania danych, w którym dane z magistrali danych przesyla sie do magistrali interface za pomoca multipleksera ste- 35 rowanego logicznym ukladem sprzezonym z blo¬ kiem funkcji interface sterowanym z magistrali interface, znamienny tym, ze format danych z ma¬ gistrali danych (MD) programuje sie przy pomocy ukladu programowania formatu (5) i sprzezonego 40 z nim przesuwnego rejestru (4), przy czym równo¬ czesnie kolejne grupy danych adresuje sie z prze¬ suwnego rejestru (4) przy pomocy adresowego ukladu (6) i dalej w momencie wyznaczonym przez blok funkcji interface (3) steruje sie multiplekser * (1), kolejno zas przy ostatniej grupie danych ka¬ suje sie przesuwny rejestr (4) i blokuje sie multi¬ plekser (1), za pomoca logicznego ukladu (Z). 2. Uklad szeregowego przesylania danych zawie¬ rajacy multiplekser polaczony wejsciami z ma- M gistrala danych, a wyjsciami z magistrala inter¬ face, zas wejsciem strobujacym Z logicznym ukla¬ dem sprzezonym z blokiem funkcji interface, po¬ laczonym z magistrala interface, znamienny tym, ze wejscie szeregowe przesuwnego rejestru (4) jest H polaczone z blokiem funkcji interface (3), a wej¬ scia programowane tego rejestru sa polaczone po¬ przez uklad programowania formatu (5) z ma¬ gistrala danych (MD), zas wyjscia przesuwnego rejestru (4) poprzez adresowy uklad (6) sa pola- 60 czone z wejsciami adresowymi multipleksera (1), podczas gdy logiczny uklad (2) jest sprzezony z przesuwnym rejestrem (4) i adresowym ukla¬ dem (6).119 167 MJ V SL MD V V ^ 6 =N 1 o PL