PL116378B1 - Data processing system - Google Patents

Description

Przedmiotem wynalazku jest uklad przetwarza¬ nia danych.Znany uklad przetwarzania danych ma zwykle izespól sterujacy, zespól zegarowy do wytwarzania impulsów zegarowych, które okreslaja przebieg dzialania zespolu sterujacego, a ponadto ma co naj¬ mniej jeden zespól pamieciowy. Zespoly pamiecio¬ we sa laczone z zespolem sterujacym odlaczalnie, wobec czego mozna je latwo wylaczac i zmieniac w zaleznosci od potrzeby.Celem wynalazku jest opracowanie ukladu prze¬ twarzania danych, który moze byc latwo przysto¬ sowany do pracy przy róznych predkosciach.Uklad przetwarzania danych, zawierajacy zespól sterujacy, zespól zegarowy dolaczony do zespolu sterujacego dla okreslania przebiegu dzialania tego zespolu sterujacego oraz wiele zespolów pamiecio¬ wych odlaczalnie polaczonych z zespolem steruja¬ cym, wedlug wynalazku charakteryzuje sie tym, ze kazdy zespól pamieciowy ma terminal, którego elektryczne wlasnosci zapewniaja wskazanie czasu dostepu tego zespolu pamieciowego.Ponadto zespól zegarowy zawierajacy obwody lo¬ giczne jest polaczony z terminalami zespolów pa¬ mieciowych dla ustawienia czestotliwosci zespolu zegarowego na wartosc opowiadajaca czasowi do¬ stepu najwolniejszych zespolów pamieciowych.Elektryczny terminal jest polaczony wewnetrznie do potencjalu zerowego zespolu pamieciowego, ewentualnie jest obwodem otwartym zaleznie od 2 tego czy zespól pamieciowy jest typu wzglednie po- . wolnego, czy szybkiego.Przedmiot wynalazku zostal blizej objasniony w przykladzie wykonania! na rysunku, na którym fig. 1 5 przedstawia uklad przetwarzania danych, fig. 2 — wolny zespól pamieciowy z terminalem polaczonym z potencjalem zerowym, fig. 3 — szybszy zespól pamieciowy, a fig. 4 przedstawia zespól zegarowy ukladu. io Na figurze 1 pokazano, ze uklad ma zespól mikro- programów oraz wiele pamieciowych zespolów 2 sterowania. Na przyklad kazdy pamieciowy zespól 2 stanowi plytke obwodów drukowanych, na której jest wiele pamieciowych elementów w postaci ukla- 15 dów scalonych. Te plytki sa polaczone wtykowo w konwencjonalnym zestawie montazowym obwo¬ dów typu „pólka na ksiazki", przy czym kazda plytka jest latwo wyjmowana i wkladana.Podczas pracy zespól sterujacy 1 doprowadza 20 sekwencje mikrorozkazów z pamieciowych zespolów 2 poprzez lacze 3 oraz dekoduje i wykonuje kolejno kazdy mikrorozkaz. Predkosc, z jaka sa doprowa¬ dzane mikrorozkaizy i wykonywane, sterowana jest przez zegarowy zespól 4, który wysyla impulsy ze- 25 garowe do sterujacego zespolu 1 odpowiednia li¬ nia 5.Kazdy pamieciowy zespól 2 moze byc jednym z dwóch róznych rodzajów. Pierwszy rodzaj jest sto¬ sunkowo powolny i jest zespolem tanim, majacym 30 czas dostepu cyfclu 300 ns. Drugi rodzaj jest zespo- 116 378116 378 lem stosunkowo kosztowniejszym, z krótszym cza- cem cyklu 150 ns. _ Kazda jednostka pamieciowa ma terminal X jak na fig. 1, a wszystkie terminale X sa polaczone linia 6 i przylaczone do terminala Y w zespole zegaro¬ wym 4.Na figurze 2 przedstawiono wersje wolniejsza ze¬ spolu pamieciowego przy czym terminal X jest we¬ wnetrznie dolaczony do potencjalu zerowego.Na figurze 3 w wersji szybszej terminal X nie jest dolaczony do potencjalu zerowego. W ten spo¬ sób terminal X umozliwia elektryczna identyfika¬ cje czy zespól pamieciowy jest zespolem szybkim, czy wolnym.Na figurze 4 terminal Y w zespole zegarowym jest dolaczony poprzez rezystor 10 do napiecia za¬ silania + 5 V. Jezeli wszystkie zespoly pamieciowe sa typu szybkiego jak na fig. 3, to terminal Y ma napiecie prawie +5 V, ale jezeli jakikolwiek zespól jest typu wolnego, jak na fig. 2, to terminal Y be¬ dzie mial napiecie 0 V.Zespól zegarowy 4 zawiera krystaliczny oscyla¬ tor 11, który wytwarza impuls co kazde 150 ns. Te impulsy sa^ doprowadzane do dwustabilnego ele¬ mentu 12 dzielacego przez dwa, dla wytwarzania drugiego powolniejszego ciagu impulsów z czesto¬ tliwoscia 300 ns.Sygnal na terminalu Y steruje wybieraniem albo impulsów szybkich, albo wolnych, jako sygnal ze¬ garowy dla zasilania zespolu sterujacego. Jezeli ter¬ minal Y ma napiecie +5 V, to bramka elementu logicznego I 15 uzyskuje zezwolenie, za pomoca ele¬ mentu logicznego NIE 16, a to umozliwia przejscie wolnych impulsów od dwustabilnego elementu 12 przez element logiczny I 15, oraz przez element LUB 14 do linii 5.W ten sposób czestosc pojawiania sie impulsów zegarowych zostaje automatycznie regulowana od¬ powiednio do czasu dostepu cykli 'Zespolów pamie¬ ciowych. Zaleta takiego rozwiazania jest, ze uklad 5 przetwarzania danych moze byc sprzedany uzyt¬ kownikowi poczatkowo z jednostkami pamieciowy¬ mi powolnymi, tanszymi.Jezeli uzytkownik po pewnym czasie chce swój uklad usprawnic, moze zastapic zespoly powolne 10 zespolami szybkimi, drozszymi, natomiast predkosc zegarowa zostanie automatycznie zwiekszona u- wzgledniajac dokonana zmiane.Zastrzezenia patentowe 15 1. Uklad przetwarzania danych, zawierajacy ze¬ spól, sterujacy, zespól zegarowy dolaczony do ze¬ spolu sterujacego dla okreslenia przebiegu dziala¬ nia tego zespolu sterujacego oraz wiele zespolów 20 m pamieciowych, z których kazdy jest odlaczalnie po¬ laczony z zespolem sterujacym, znamienny tym, ze kazdy zespól pamieciowy (2) ma terminal (X), któ¬ rego elektryczne wlasnosci zapewniaja wskazanie czasu dostepu tego zespolu pamieciowego (2), a po- 23 nadto zespól zegarowy (4) zawierajacy obwody logiczne (13, 15, 16) jest polaczony z terminalami (X) zespolów pamieciowych (2) dla ustawienia cze¬ stotliwosci zespolu zegarowego (4) na wartosc^ od¬ powiadajaca czasowi dostepu najwolnieszych zespo- 30 lów pamieciowych (2). 2. Uklad wedlug zastrz. 1, znamienny tym, ze elektryczny terminal (X) jest polaczony wewnetrz¬ nie do potencjalu zerowego zespolu pamieciowego (2), ewentualnie jest obwodem otwartym zaleznie 35 od tego czy zespól pamieciowy (2) jest typu wzgled¬ nie powolnego, czy szybkiego.116 378 Fig. 2. Fig. 3.Yo f- +5 L 10 12 + 2 13 15 16 Fig. 4. PL

Claims (4)

1. Zastrzezenia patentowe 15 1. Uklad przetwarzania danych, zawierajacy ze¬ spól, sterujacy, zespól zegarowy dolaczony do ze¬ spolu sterujacego dla okreslenia przebiegu dziala¬ nia tego zespolu sterujacego oraz wiele zespolów 20 m pamieciowych, z których kazdy jest odlaczalnie po¬ laczony z zespolem sterujacym, znamienny tym, ze kazdy zespól pamieciowy (2) ma terminal (X), któ¬ rego elektryczne wlasnosci zapewniaja wskazanie czasu dostepu tego zespolu pamieciowego (2), a po- 23 nadto zespól zegarowy (4) zawierajacy obwody logiczne (13, 15, 16) jest polaczony z terminalami (X) zespolów pamieciowych (2) dla ustawienia cze¬ stotliwosci zespolu zegarowego (4) na wartosc^ od¬ powiadajaca czasowi dostepu najwolnieszych zespo- 30 lów pamieciowych (2). 2. Uklad wedlug zastrz. 1, znamienny tym, ze elektryczny terminal (X) jest polaczony wewnetrz¬ nie do potencjalu zerowego zespolu pamieciowego (2), ewentualnie jest obwodem otwartym zaleznie 35 od tego czy zespól pamieciowy (2) jest typu wzgled¬ nie powolnego, czy szybkiego.116 378 Fig.
2. 2. Fig.
3. 3. Yo f- +5 L 10 12 + 2 13 15 16 Fig.
4. 4. PL