DE3517662C2 - Einrichtung zum bedarfsweisen Vermindern eines Verarbeitungstaktes - Google Patents
Einrichtung zum bedarfsweisen Vermindern eines VerarbeitungstaktesInfo
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Description
Die Erfindung bezieht sich auf eine Einrichtung nach dem
Oberbegriff des Patentanspruches
(GB-PS 15 61 961).
Bei der Steuerung insbesondere umfangreicher Betriebsgeschehen
werden zunehmend Mikroprozessoren und Mikrocomputer
verwendet. Sie nehmen von außen kommende Meldungen
auf, verarbeiten sie und setzen sie in Ausgaben
um, z. B. in Kommandos für die zu steuernden Peripheriebausteine.
Die Verarbeitung der Daten erfolgt taktgesteuert,
wobei die jeweilige Verarbeitungszeit bei interner
Datenverarbeitung durch die jeweils zur Anwendung
kommenden Maschinenzyklen bestimmt ist. Beim Zugriff auf
externe Bausteine, bei denen das zur Verfügungstellen von
Daten und das Aufnehmen von Daten häufig mehr Zeit beansprucht
als die interne Datenübertragung, werden bislang
über eine sogenannte Ready-Steuerung bedarfsweise Wartephasen,
sogenannte Wait-Zustände, in die Maschinenzyklen
eingefügt (Fachbuch "Mikrocomputerbausteine" der
Siemens AG, Bestell-Nr. B/2157, 1980/81, Seite 40 bis 44).
Bei den modernen Mikroprozessoren und Mikrocomputern
ist ein Trend zu immer höheren Taktfrequenzen festzustellen.
Durch höhere Taktfrequenzen wird nicht nur
die Verarbeitung innerhalb der Mikroprozessoren und Mikrocomputer
schneller, sonder auch der Buszugriff erfolgt
schneller. Langsame Peripheriebausteine, zu denen
auch externe Speicher gehören können, haben aber in der
Regel auch größere Reaktionszeiten am Bus zur Folge.
Hierunter sind die Adreßvorbereitungszeit, die Adreßhaltezeit,
die Datenvorbereitungszeit, die Datenhaltezeit und
die Busfreigabezeit zu verstehen. Hinzu kommt, daß bei
ausgedehnten Mikrocomputern sich die erforderlichen
Wartezeiten durch die zusätzlichen Laufzeiten der im Signalweg
vorhandenen Dekoder und Treiberbausteine erhöhen.
Aus der GB-PS 15 61 961 ist eine Datenverarbeitungsanlage
bekannt, die bedarfsweise mit unterschiedlich schnellen
Speichern zusammenarbeiten kann. Ein Mikroprozessor fragt
hierzu die Speicher nach ihrer zulässigen Taktfrequenz ab
und stellt seine Taktfrequenz auf die Taktfrequenz des
langsamsten Speichers ein. Diese niedrige Taktfrequenz
verwendet er dann im Verkehr mit allen Speichern. Die
Folge davon ist ein Absinken der Leistungsfähigkeit der
Datenverarbeitungseinrichtung insgesamt. Es besteht daher
Bedarf an einer Einrichtung zur bedarfsweisen, d. h.
fallweisen Anpassung der Verarbeitungsgeschwindigkeit
eines Mikroprozessors bzw. Mikrocomputers an unterschiedlich
schnell arbeitende interne und externe Prozeßelemente.
Aufgabe der vorliegenden Erfindung ist es, eine derartige
Einrichtung anzugeben.
Die Erfindung löst diese Aufgabe durch die kennzeichnenden
Merkmale des Patentanspruches.
Die Erfindung ist nachstehend anhand eines in der Zeichnung
dargestellten Ausführungsbeispieles näher erläutert.
Die Zeichnung zeigt einen Mikroprozessor CPU, der zusammen
mit einem Speicher SP einem Mikrocomputer bildet.
Dieser Mikrocomputer arbeitet zusammen mit Peripheriebausteinen
PB eines zu steuernden Prozesses. Die interne
wie externe Übertragung von Adressen, Daten und mindestens
eines Teiles der Steuersignale erfolgt über ein
Bussystem BUS. Die für die Verarbeitung von Daten erforderlichen
Taktsignale erhält der Mikroprozessor von
einem Oszillator OS mit konstanter Taktfolgefrequenz T.
Üblicherweise, d. h. bei interner Datenverarbeitung und
bei Zugriff auf schnelle Peripherieeinheiten gelangen
die Taktimpulse T des Oszillators OS über eine Torschaltung
T1 auf den Takteingang des Mikroprozessors. Kommuniziert
der Mikroprozessor mit einem langsameren Peripheriebaustein,
so gibt dieser Peripheriebaustein erfindungsgemäß
über eine schnelle Auswahlerkennung PAUS
ein Anforderungssignal PANF an eine Anforderungssynchronisierung
ANSYN. Diese Anforderungssynchronisierung synchronisiert
das Anforderungsssignal PANF mit dem Verarbeitungstakt
T des Oszillators OS, sperrt die Torschaltung
T1 und schaltet über einen Inverter I eine Torschaltung
T2 durch. Dieser Torschaltung sind die Ausgangssignale
T* eines fest eingestellten Teilers Tx zugeführt, der eingangsseitig
an den Ausgang des Oszillators OS angeschlossen
ist. Abhängig von dem jeweils vorliegenden Teilerverhältnis
des Teilers Tx werden dem Mikroprozessor für die
Dauer der Behandlung des langsamen Peripheriebausteines
PB nun Taktimpulse zugeführt, die deutlich unterhalb der
Taktfrequenz bei interner Datenverarbeitung liegen. Hierdurch
lassen sich sämtliche Reaktionszeiten der Peripheriebausteine
einschließlich eventuell vorhandener zusätzlicher
Verzögerungszeiten durch Dekoder und Treiberbausteine
problemlos abfangen.
Eine besonders vorteilhafte Ausgestaltung der Einrichtung
sieht vor, daß die Anforderungssignale
an die Anforderungssynchronisierung
nicht von der Auswahlerkennung des jeweils angesprochenen
Peripheriebausteines gegeben werden, sondern von
einer prozessoreigenen Adressenerkennungsschaltung stammen.
Die Steuerung der Torschaltung zur Vorgabe niederfrequenterer
Taktimpulse geschieht auf die gleiche
Weise wie vorstehend erläutert.
Claims (1)
- Einrichtung zum bedarfsweisen Vermindern des einem Mikroprozessor oder Mikrocomputer von einem Taktgeber zugeführten Verarbeitungstaktes beim Zugriff auf einen Peripheriebaustein, dessen Verarbeitungsgeschwindigkeit unter der des Mikroprozessors oder Mikrocomputers liegt, unter Verwendung eines dem Taktgeber nachgeschalteten, bedarfsweise aktivierbaren Teilers, dadurch gekennzeichnet, daß eine Adressenerkennungsschaltung vorgesehen ist, die bei Adressierung eines langsamen Peripheriebausteines für die Dauer des Zugriffs auf diesen die Verbindung zwischen dem Taktgeber und dem Mikroprozessor oder Mikrocomputer unterbricht und eine Verbindung zwischen dem Mikroprozessor oder dem Mikrocomputer und dem Teiler herstellt.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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DE19853517662 DE3517662C2 (de) | 1985-05-15 | 1985-05-15 | Einrichtung zum bedarfsweisen Vermindern eines Verarbeitungstaktes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE19853517662 DE3517662C2 (de) | 1985-05-15 | 1985-05-15 | Einrichtung zum bedarfsweisen Vermindern eines Verarbeitungstaktes |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3517662A1 DE3517662A1 (de) | 1986-11-20 |
DE3517662C2 true DE3517662C2 (de) | 1993-12-02 |
Family
ID=6270891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE19853517662 Expired - Fee Related DE3517662C2 (de) | 1985-05-15 | 1985-05-15 | Einrichtung zum bedarfsweisen Vermindern eines Verarbeitungstaktes |
Country Status (1)
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US5758132A (en) * | 1995-03-29 | 1998-05-26 | Telefonaktiebolaget Lm Ericsson | Clock control system and method using circuitry operating at lower clock frequency for selecting and synchronizing the switching of higher frequency clock signals |
Family Cites Families (2)
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1985
- 1985-05-15 DE DE19853517662 patent/DE3517662C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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DE3517662A1 (de) | 1986-11-20 |
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