PL112601B1 - Method of comparisons performed in a digital packets tester - Google Patents

Method of comparisons performed in a digital packets tester Download PDF

Info

Publication number
PL112601B1
PL112601B1 PL19235776A PL19235776A PL112601B1 PL 112601 B1 PL112601 B1 PL 112601B1 PL 19235776 A PL19235776 A PL 19235776A PL 19235776 A PL19235776 A PL 19235776A PL 112601 B1 PL112601 B1 PL 112601B1
Authority
PL
Poland
Prior art keywords
packet
signal
logic
voltage
comparator
Prior art date
Application number
PL19235776A
Other languages
English (en)
Other versions
PL192357A1 (pl
Inventor
Janusz Turczynski
Andrzej Pieniadz
Tomasz Topolewski
Bozydar Dubalski
Tomasz Konczyk
Artur Szyszkowski
Jozef Bak
Original Assignee
Wojskowa Akad Tech
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wojskowa Akad Tech filed Critical Wojskowa Akad Tech
Priority to PL19235776A priority Critical patent/PL112601B1/pl
Publication of PL192357A1 publication Critical patent/PL192357A1/pl
Publication of PL112601B1 publication Critical patent/PL112601B1/pl

Links

Landscapes

  • Data Exchanges In Wide-Area Networks (AREA)
  • Monitoring And Testing Of Exchanges (AREA)

Description

Przedmiotem wynalazku jest sposób komparacji w testerze pakietdw cyfrowych, który umozliwia kontrole ich parametrów technicz¬ nych w czasie procesu produkcji, eksploatacji i naprawy.Stan techniki. Znany jest sposób badania elek¬ tronicznych ukladów cyfrowych z polskiego zglo¬ szenia opisu patentowego P-tl6-2 577 z dnia 16.05 1970 r., który polega ma porównywaniu dzialania pakietu 'badanego z dzialaniem zestawu elementów dyskretnych luib pojedynczych elektronicznych ukladów cyfrowych polaczonych w zestaw okreslo¬ ny jako wzorzec, nastepnie wyselekcjonowaniu sposród, kilku badanych pakietów najlepszego egzemplarza, dzialajacego poprawnie i stosowania go jako pakietu wzorcowego przy przeprowadzaniu metoda porównawcza nastepnych badan. W ter. sposób modelowanie wzorca jest pracochlonne i nie - praktyczne.Znany jest takze sposób komparacji podany v/ opisie patentowym USA nr 36ll46i08, który jest re¬ alizowany w dwóch ukladach, przy czym jeden sluzy do komparacji napieciowej, a drugi do kom¬ paracji logicznej. W rozwiazaniu tym jest szerego¬ we polaczenie dwóch typów komparacji, które od¬ bywaja sie kolejno.Natomiast sposób komparacji podany w rozwia¬ zaniu wedlug wynalazku jest wykonywany tylko w jednym ukladzie, który realizuje zarówno kom- paracje napieciowa jak i logiczna, przy czym te 10 15 25 50 dwa rodzaje komparacji odbywaja sie jednocze¬ snie. Taikie rozwiazanie daje prostote ukladu, oszczednosc elementów niezbednych do jego reali¬ zacja, wieksza niezawodnosc i szybkosc dzialania co jest istotne przy testowaniu wieloseryjnym.Istota wynalazku. Istota sposobu wedlug wyna¬ lazku polega na podawaniu sygnalu logicznego z pakietu wzorcowego na wejscie strobujace kom¬ paratora logiczno-napieciowego bezposrednio i jed¬ noczesnie przez uklad negacji oraz na porówny¬ waniu pod wzgledem logicznym i napieciowym na jednym komparatorze sygnalu pochodzacego ze zródla odniesienia z wartoscia logiczna i napie¬ ciowa sygnalu pochodzacego z pakietu badanego i sygnalu logicznego pochodzacego z pakietu wzor¬ cowego.Zaleta rozwiazania jest prostota urzadzenia ste¬ rujacego polegajaca na tym, ze sygnal logiczny z pakietu wzorcowego decyduje czy sygnal pocho¬ dzacy z pakietu badanego posiada wlasciwa war¬ tosc pod wzgledem napieciowym i logicznym. Ze wzgledu na zastosowanie algorytmu sterowania nie ma watpliwosci co do klasyfikacji wyników po¬ równania.Objasnienie rysunku. Urzadzenie umozliwiajace realizacje sposobu wedlug wynalazku jest odtwo¬ rzone na rysunku, który przedstawia jego schemat blokowy.Przyklad wykonania wynalazku. W sklad urza¬ dzenia do realizacji wynalazku wchodzi uklad ste- 112 601112 601 3 4 rujacy 1, generator sekwencji wejsciowych dowol¬ nego kodu 2, matryca laczeniowa 3, pakiet wzor¬ cowy 4, pakiet badany 5, komparator logiczno-na- pieciowy 6, uklad identyfikacji i ekspozycji ble¬ dów 7, uklad negacji Un, zródlo odniesienia lo¬ gicznego „0" albo „1" Zr, wejscia strobujace Ws, wejscie dla sygnalu z pakietu (badanego WePB oraz wejscie dla sygnalu z pakietu wzorcowego WePW. iW sklad przykladowego rozwiazania wchodzi uklad sterujacy 1, którego zadaniem jest odbiera¬ nie od operatora rozkazów dotyczacych rodzaju pracy oraz informacji o wlaczeniu procesu testo¬ wania. Uklad ten polaczony jest z generatorem sekwencji wejsciowych 2 sluzacym do wytwarza¬ nia pelnych kombinacji sygnalów testujacych. Ge¬ nerator 2 jest polaczony bezposrednio z matryca laczeniowa 3, która sluzy do laczenia wejsc i wyjsc pakietu wzorcowego 4 i badanego 5.Wejscia i wyjscia pakietu wzorcowego i bada¬ nego sa dolaczone do komparatora logiczno-na- pieciowego 6, który sklada sie z szeregu pojedyn¬ czych komparatorów, a ilosc ich uzalezniona jest od ilosci wejsc i wyjsc pakietu. Do komparato¬ rów tych sa wlaczone dwa zródla odniesienia Zr, przy czym jedno dla zera logicznego „0" a drugie dla jedynki logicznej „1". Komparatory posiadaja wejscia strobujace Ws, przy czym do jednego z wejsc strobujacych komparatora dolaczony jest uklad negacji Un. Jednoczesnie na wejscie WePB kazdego pojedynczego komparatora podawany jest sygnal z wyjscia, pakietu badanego w celu kom- paracji oraz na wejscie WePW sygnal z wyjscia pakietu wzorcowego sluzacy do strobowania kom¬ paratora.Komparator logiczno-inapieciowy 6, jest polaczo¬ ny z ukladem identyfikacji i ekspozycji bledów 7, który sluzy do wyszukania bledu i jego wyswiet¬ lenia oraz przerwania testowania poprzez uklad sterujacy 1, z nim polaczony.Wytworzony sygnal startu w ukladzie steruja¬ cym 1, powoduje .ustawienie pakietu wzorcowego 4 i badanego 5 w stan wyjsciowy polegajacy na wyzerowaniu. Nastepnie zostaje uruchomiony ge¬ nerator sekwencji wyjsciowych 2, który zadaje sta- 5 ny logiczne na pakiet wzorcowy 4 i badany 5.Sygnaly otrzymane, z pakietu wzorcowego 4 stro- ibuja odpowiednie komparatory dla porównania sygnalów z pakietu badanego pod wzgledem lo¬ gicznym i napieciowym. Jednoczesnie na wejscie WePB kazdego pojedynczego komparatora poda¬ wany jest sygnal z wejscia albo wyjscia pakietu badanego w celu komparacji oraz na wejscie WePW tych komparatorów .podawany jest sygnal z wejscia albo wyjscia pakietu wzorcowego do strobowania komparatorem.W przypadku niezgodnosci logicznej lub napie¬ ciowej nastepuje deszyfracja numeru punktu nie¬ zgodnego i wyswietlenie wyniku na dowolnym wskazniku cyfrowym oraz przerwania procesu te¬ stowania. Natomiast w przypadku dojscia pelnej kombinacji sekwencji wejsciowych do konca testu bez wykrycia bledu zapali sie wskaznik swietlny „dobrze" i zostaje zatrzymana praca urzadzenia.Zastrzezenie patentowe Sposób komparacji w testerze pakietów cyfro¬ wych, polegajacy na .porównywaniu wartosci lo¬ gicznej i poziomu napiecia sygnalów pakietu ba¬ danego z pakietem wzorcowym, znamienny tym, ze sygnal logiczny z pakietu wzorcowego (4) podaje sie na wejscia strobujace (Ws) komparatora logicz- no-napieciowego <6) bezposrednio i jednoczesnie przez uklad negacji (Un) oraz porównuje sie, pod wzgledem logicznym i napieciowym na jednym komparatorze, sygnal pochodzacy ze zródla odnie¬ sienia (Zr) z wartoscia logiczna i napieciowa sy¬ gnalu pochodzacego z pakietu badanego <5) i sy¬ gnalu logicznego pochodzacego z pakietu wzorco¬ wego (4). 15 ?') 25 30 35112 601 WeP3 ^ XwePW \Zr\ WsW tYePB X X\MePW \Zr 1,0" H Un k\ Ws \Zr fyjbJ PL

Claims (1)

1. Zastrzezenie patentowe Sposób komparacji w testerze pakietów cyfro¬ wych, polegajacy na .porównywaniu wartosci lo¬ gicznej i poziomu napiecia sygnalów pakietu ba¬ danego z pakietem wzorcowym, znamienny tym, ze sygnal logiczny z pakietu wzorcowego (4) podaje sie na wejscia strobujace (Ws) komparatora logicz- no-napieciowego <6) bezposrednio i jednoczesnie przez uklad negacji (Un) oraz porównuje sie, pod wzgledem logicznym i napieciowym na jednym komparatorze, sygnal pochodzacy ze zródla odnie¬ sienia (Zr) z wartoscia logiczna i napieciowa sy¬ gnalu pochodzacego z pakietu badanego <5) i sy¬ gnalu logicznego pochodzacego z pakietu wzorco¬ wego (4). 15 ?') 25 30 35112 601 WeP3 ^ XwePW \Zr\ WsW tYePB X X\MePW \Zr 1,0" H Un k\ Ws \Zr fyjbJ PL
PL19235776A 1976-09-11 1976-09-11 Method of comparisons performed in a digital packets tester PL112601B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL19235776A PL112601B1 (en) 1976-09-11 1976-09-11 Method of comparisons performed in a digital packets tester

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL19235776A PL112601B1 (en) 1976-09-11 1976-09-11 Method of comparisons performed in a digital packets tester

Publications (2)

Publication Number Publication Date
PL192357A1 PL192357A1 (pl) 1978-03-13
PL112601B1 true PL112601B1 (en) 1980-10-31

Family

ID=19978522

Family Applications (1)

Application Number Title Priority Date Filing Date
PL19235776A PL112601B1 (en) 1976-09-11 1976-09-11 Method of comparisons performed in a digital packets tester

Country Status (1)

Country Link
PL (1) PL112601B1 (pl)

Also Published As

Publication number Publication date
PL192357A1 (pl) 1978-03-13

Similar Documents

Publication Publication Date Title
US6510398B1 (en) Constrained signature-based test
US11209481B2 (en) Multiple input signature register analysis for digital circuitry
EP0930570B1 (en) Interconnect testing through utilization of board topology data
JP3597891B2 (ja) 従来的及びバウンダリ・スキャンの混合論理回路の電力印加試験装置および方法
US5387862A (en) Powered testing of mixed conventional/boundary-scan logic
US7096397B2 (en) Dft technique for avoiding contention/conflict in logic built-in self-test
JPH09189749A (ja) 疑似ランダム バウンダリースキャン検査方法及び装置
US3851161A (en) Continuity network testing and fault isolating
US6557132B2 (en) Method and system for determining common failure modes for integrated circuits
PT1643509E (pt) Dispositivo de teste de semicondutores e respectivo método de controlo
PL112601B1 (en) Method of comparisons performed in a digital packets tester
JP2000147062A (ja) 半導体検査装置および半導体検査方法
US6683470B2 (en) DC testing apparatus and semiconductor testing apparatus
JPH0145034B2 (pl)
JP2006105997A (ja) 電子デバイスにスキャンパターンを提供する方法および装置
CN112767991B (zh) 一种测试失效的测试向量的定位方法
US6815969B2 (en) Semiconductor inspection device capable of performing various inspections on a semiconductor device
JP2001343427A (ja) テスト装置およびテスト方法
JPH10253707A (ja) 集積回路試験装置
SU1432528A2 (ru) Устройство дл контрол функционировани логических блоков
JPS61260171A (ja) Lsi試験方法
SU1571619A1 (ru) Устройство дл контрол монтажных схем
JP2599627B2 (ja) Ic検査装置
SU723575A1 (ru) Устройство дл контрол дискретных блоков
JP2004309388A (ja) 半導体集積回路ならびにその検査装置および検査方法

Legal Events

Date Code Title Description
LAPS Decisions on the lapse of the protection rights

Effective date: 20020729