PL104769B1 - Uklad kontroli parzystosci wzdluznej - Google Patents

Description

Przedmiotem wynalazku jest uklad kontroli parzystosci wzdluznej, oznaczonej w skrócie LRC, stosowany w szczególnosci w magnetycznych pamieciach tasmowych.

Stan techniki. Znany jest i stosowany w praktyce uklad kontroli LRC utworzony z przyrzadów elektronicznych polaczonych w nastepujacy sposób. Pierwsze wejscie pierwszego elementu dwuwejsciowego typu „ExlusivOR" jest polaczone z przewodem doprowadzajacym sygnal ze sciezki zerowej, wyjscie tego elementu jest polaczone z pierwszym wejsciem programujacym pierwszego czterobitowego rejestru z równoleglym wprowadzaniem i wyprowadzaniem danych zwanego dalej pierwszym rejestrem, natomiast drugie wejscie pierwszego elementu „Exlusiv OR" jest polaczone z pierwszym wyjsciem C^ pierwszego czterobitowego rejestru iw wejsciem pierwszego inwertera, przy czym wyjscie tego inwertera jest polaczone z pierwszym wejsciem osmiowejsciowego elementu typu NIE—LUB, zwanego dalej elementem osmiowejsciowym.

Pierwsze wejscie drugiego dwuwejsciowego elementu „ExlusivOR" jest polaczone z przewodem doprowadzajacym sygnal ze sciezki pierw^ej, wyjscie tego elementu jest polaczone z drugim wejsciem programujacym pierwszego rejestru, natomiast drugie wejscie drugiego elementu ,,Exlusiv OR" jest polaczone z drugim wyjsciem Q2 pierwszego rejestru i z wejsciem drugiego inwertera, przy czym wyjscie tego inwertera jest polaczone z drugim wejsciem elementu osmiowejsciowego.

Pierwsze wejscie trzeciego elementu „ExlusivOR" jest polaczone z przewodem dopiowadzajacym sygnal ze sciezki drugiej, wyjscie tego elementu jest polaczone z trzecim wejsciem programujacym pierwszego rejestru, natomiast drugie wejscie trzeciego elementu „ExlusivOR" jest polaczone z trzecim wyjsciem Q3 pierwszego rejestru i z wejsciem trzeciego inwertera, przy czym wyjscie tego inwertera jest polaczone z trzecim wejsciem elementu osmiowejsciowego.

Pierwsze wejscie czwartego eSementu „Exlusiv OR" jest polaczone z przewodem doprowadzajacym sygnal ze sciezki trzeciej, wyjscie tego elementu jest polaczone z czwartym wejsciem programujacym pierwszego rejestru, natomiast drugie wejscie czwartego elementu ,,ExlusivOR" jest polaczone z czwartym wyjsciem Q4 pierwszego rejestru, przy czym czwarte wyjscie 04 tego rejestru, czyli wyjscie odwracajace faze, jest polaczone z czwartym wejsciem elementu osmiowejsciowego.2 104 769 Pierwsze wejscie piatego elementu „Exlusiv OR" jest polaczone z przewodem doprowadzajacym sygnal ze sciezki czwartej, wyjscie tego elementu jest polazone z pierwszym wejsciem programujacym drugiego czterobitowego rejestru z równoleglym wprowadzaniem i wyprowadzaniem danych, zwanego dalej drugim rejestrem, natomiast drugie wejscie piatego elementu „Exlusiv OR" jest polaczone z pierwszym wyjsciem Qi drugiego rejestru i z wejsciem czwartego inwertera, przy czym wyjscie tego inwertera jest polaczone z piatym wejsciem elementu osmiowejsciowego.

Pierwsze wejscie szóstego elementu „Exlusiv OR" jest polaczone z przewodem doprowadzajacym sygnal ze sciezki piatej, wyjscie tego elementu jest polaczone z drugim wejsciem programujacym drugiego rejestru, natomiast drugie wejscie szóstego elementu „Exlusiv OR" jest polaczone z drugim wyjsciem Q2 drugiego rejestru i z wejsciem piatego inwertera, przy czym wyjscie tego inwertera jest polaczone z szóstym wejsciem elementu osmiowejsciowego.

Pierwsze wejscie siódmego elementu „Exlusiv OR" jest polaczone z przewodem doprowadzajacym sygnal ze sciezki szóstej, wyjscie tego elementu jest polaczone z trzecim wejsciem programujacym drugiego rejestru, natomiast drugie wejscie siódmego elementu „ExlusivOR" jest polaczone z trzecim wyjsciem Qa drugiego rejestru i z wejsciem szóstego inwertera, przy czym wyjscie tego inwertera jest polaczone z siódmym wejsciem elementu osmiowejsciowego.

Pierwsze wejscie ósmego elementu „Exlusiv OR" jest polaczone z przewodem doprowadzajacym sygnal ze , sciezki siódmej, wyjscie tego elementu jest polaczone z czwartym wejsciem programujacym drugiego rejestru, natomiast drugie wejscie ósmego elementu „Exlusiv OR" jest polaczone z czwartym wyjsciem O4 drugiego rejestru, przy czym czwarte wyjscie O4 tego rejestru, czyli wyjscie odwracajace faze, jest polaczone z ósmym wejsciem elementu osmiowejsciowego.

Pierwsze wejscie dziewiatego elementu „ExlusivOR" jest polaczone z przewodem doprowadzajacym sygnal ze sciezki parzystosci poprzecznej, wyjscie tego elementu jest polaczone z wejsciem D przerzutnika typu D, natomiast drugie wejscie dziewiatego elementu „Exlusiv OR" jest polaczone z wyjsciem C przerzutnika r\ Wejscie siódmego inwertera jest polaczone z przewodem doprowadzajacym sygnal STROB LRC i z wejsciem zegarowym przerzutnika typu D, przy czym wyjscie siódmego inwertera jest polaczone z wejsciem zegarowym pierwszego rejestru i z wejsciem zegarowym drugiego rejestru.

Wejscie zerujace przerzutnika typu D jest polaczone z przewodem doprowadzajacym sygnal ZEROWANIE oraz z wejsciem zerujacym pierwszego rejestru i z wejsciem zerujacym drugiego rejestru. Wyjscie O przerzutnika typu D, czyli wyjscie odwracajace faze, jest polaczone z pierwszym wejsciem elementu dwuwejsciowego typu NIE—LUB. Wyjscie elementu osmiowejsciowego jest polaczone z wejsciem ósmego inwertera, przy czym wyjsoie tego inwertera jest polaczone z drugim wejsciem elementu dwuwejsciowego typu NIE—LUB. Wyjscie elementu dwuwejsciowego typu NIE—LUB jest polaczone z przewodem odprowadzajacym sygnal bledu kontroli LRC.

Uklad dziala nastepujaco. Przed odczytem kazdego bloku informacji zapisanej na tasmie magnetycznej oba rejestry sa wyzerowane. Na wejscia zegarowe tych rejestrów i na wejscie zegarowe tych rejestrów i na wejscie zegarowe przerzutnika typu D sa podane impulsy w momencie odczytania kolejnych rzadków informacji z okreslonych sciezek, natomiast na wejscia programujace tych rejestrów, poprzez elementy „Exlu*iv OR"f sa podane impulsy stanowiace wynik porównania informacji odczytanych z tasmy magnetycznej ze stanami istniejacymi na wyjsciach obu rejestrów, przy czym stany te sa ustawione przez poprzedni rzadek informacji odczytanej z tasmy magnetycznej. Przykladowo rozatrujac dzialanie pierwszego elementu ,,ExlusivOR" mozna przyjac, ze jezeli na pierwszym wejsciu tego elementu jest jedynka informacyjna, a na drugim wejsciu jest zero informacyjne* to na jego wyjsciu jest jedynka informacyjna, która tym samym podana na pierwsze wejscie programujace pierwszego rejestru i w przypadku, gdy na pierwszym wyjsciu pierwszego rejestru byla jedynka informacyjna, to stan pierwszego wyjscia tego rejestru zmieni sie na zero, zas w przypadku, gdy na pierwszym wyjsciu tego rejestru bylo zero informacyjne, to stan tego wyjscia zmieni sie na jedynke. Stad wynika wniosek, ze stany wyjsc rejestrów nie zaleza bezposrednio od informacji odczytanej z tasmy magnetycznej lecz zaleza od wyników porównania sygnalu okreslonego rzadka informacji z sygnalem rzadka informacji odczytanym poprzednio.

Po odczytaniu parzystej liczby jedynek informacyjnych na wszystkich sciezkach, wyjscia rejestrów wracaja do stanu zerowego, natomiast po odczytaniu nieparzystej liczby jedynek chociazby z jednej sciezki na wyjsciu elementu dwuwejsciowego typu NIE-LUB pojawia sie sygnal bledu kontroli LRC.

Istota wynalazku. Uklad wedlug wynalazku, wspólpracujacy ze zródlem sygnalu odczytanego ze sciezki parzystosci poprzecznej, ze zródlem sygnalu STROB LRC, ze zródlem sygnalu ZEROWANIE oraz ze zródlami sygnalnw odczytanych z n sciezek informacji, zapisanej na tasmie magnetycznej, w którym wejscie pierwszego inwertera jest polaczone z przewodem doprowadzajacym sygnal STROB LRC, wejscie drugiego inwertera jest polaczone z przewodem doprowadzajacym sygnal ZEROWANIE, wyjscie elementu n - wyjsciowego typu104 769 3 NIE—LUB Jest polaczone z drugim wejsciem elementu dwuwejsciowego typu LUB-NIE, wyjscie elementu dwuwejsciowego typu LUB-NIE jest polaczone z przewodem odprowadzajacym sygnal bledu kontroli LRC, ma wejscia J I K pierwszego przerzutnika typu JK polaczone z przewodem doprowadzajacym sygnal odczytany ze sciezki parzystosci poprzecznej, ma wejscia J i K drugiego przerzutnika typu JK polaczone z przewodem doprowadzajacym sygnal odczytany ze sciezki zerowej, ma wejsciaJI K rHego przerzutnika typu JK polaczone z przewodem doprowadzajacym sygnal odczytany z n-tej sciezki, ma wyjscie pierwszego Inwertera polaczone z wejsciami zegarowymi wszystkich przerzutników typu JK, ma wyjscie drugiego inwertera polaczone z wejsciami zegarowymi wszystkich przerzutników typu JK, ma wyjscie Q pierwszego przerzutnika typu JK, nleodwreeajaee faza, polaczone z pierwszym wejsciem elementu dwuwejsciowego typu LUB-NIE, ma wyjscia Q pozostalych przerzutników typu JK, odwracajace fazy, polaczone kazde z osobna z okreslonymi wejsciami elementu n-wejsclowego typu NIE-LUB, przy czym liczba n jest liczba naturalna.

Przyklad wykonania. Przedmiot wynalazku jest przedstawiony n% rysunku w postaci schematu blokowego.

Schemat blokowy jest utworzony z przyrzadów elektronicznych, polaczonych w nastepujacy sposób. Wejscia JI K pierwszego przerzutnika, 1 typu JK sa polaczone z przewodem doprowedajacym sygnal RBP ze sciezki parzystosci poprzecznej. Wejscia J i K drugiego przerzutnika 2 typu JK sa polaczone z przewodem doprowadzajacym sygnal RB£ informacji odczytanej ze sciezki zerowej. Wejscia J i K trzeciego przerzutnika 3 typu JK sa polaczone z przewodem doprowadzajacym sygnal RB1 informacji odczytanej ze sciezki pierwszej. W podobny sposób sa polaczone wejscia J i K pozostalych pieciu przerzutników typu JK, czyli czwartego, piatego, szóstego, siódmego i ósmego, których nie przedstawiono na rysunku dla jego przejrzystosci z tym oczywiscie, ze wejscia J i K czwartego przerzutnika sa polaczone z przewodem doprowadzajacym sygnal RB2 informacji odczytanej ze sciezki drugiej, wejscia J i K piatego przerzutnika sa polaczone z przewodem doprowadzajacym sygnal RB3 informacji odczytanej ze sciezki trzeciej, wejscia J i K szóstego przerzutnika sa polaczone z przewodem doprowadzajacym sygnal RB4 informacji odczytanej ze sciezki czwartej, wyjscia J i K siódmego przerzutnika sa polaczone z przewodem doprowadzajacym sygnal RB5 informacji odczytanej ze sciezki piatej, natomiast wyjscia J i K ósmego przerzutnika sa polaczone z przewodem doprowadzajacym sygnal RBB informacji odczytanej ze sciezki szóstej. Wyjscia J i K dziewiatego przerzutnika 0 typu JK sa polaczone z przewodem doprowadzajacym sygnal RB7 informacji odczytanej ze sciezki siódmej.

Wejscie pierwszego inwertera tO jest polaczone z przewodem doprowadzajacym sygnal SLRC STROB LRC, a wyjscie tego inwertera 10 jest polaczone z wejsciami zegarowymi wszystkich przerzutników 1,2, 3,... 9.

Wejscie drugiego inwertera 11 jest polaczone z przewodem doprowadzajacym sygnal ZER ZEROWANIA, natomiast wyjscie tego inwertera 11 jest polaczone z wejsciami zerujacymi wszystkich przerzutników 1, 2, 3, ...f9. Wyjscie Q pierwszego przerzutnika 1, nieodwracajace faze, jest polaczone z pierwszym wejsciem elementu dwuwejsciowego 12 typu LUB-NIE, przy czym wyjscie elementu dwuwejsciowego 12 jest polaczone z przewodem odprowadzajacym sygnal BL bledu kontroli LRC. Wyjscie Q drugiego przerzutnika 2, odwracajace faze, jest polaczone z pierwszym wejsciem elementu osmiowejsciowego 13 typu NIE—LUB. Wyjscie Q trzeciego przerzutnika 3, odwracajace faze, jest polaczone z drugim wejsciem elementu osmiowejsciowego 13 i tak dalej, wyjscie Q dziewiatego przerzutnika 9, odwracajace faze, jest polaczone z ósmym wejsciem elementu osmiowejsciowego 13, przy czym wyjscie elementu osmiowejsciowego 13 jest polaczone z drugim wejsciem elementu dwuwejsciowego 12.

Poprawnie zapisany blok informacji, zapisanej na tasmie magnetycznej, powinien mieó na kazdej sciezce parzysta liczbe jedynek informacyjnych, liczac je lacznie ze znakami kontrolnymi CRC i LRC. Zadaniem kontroli LRC jest sprawdzenie, czy na kazdej sciezce liczba jedynek jest parzysta, czy nht a w przypadku nieparzystej liczby jedynek sygnalizowanie bledu LRC.

Uklad dziala nastepujaco. Na wejscia J i K kazdego z przerzutników 1, 2, A...#9 sa doprowadzone odpowiednio sygnaly RBP, SLRC, RB<£, RBi,... RB7, odczytane z pamieci tasmowej. Przerzutniki 1, 2, 3 ... 9 sa wstepnie wyzerowane przed odczytem kazdego bloku informacji. Na wejscie zegarowe kazdego z przerzutników 1, 2, ^... 9 jest podany impuls w momencie odczytania kolejnego rzadka. Gdy na wejsciach J i K okreslonego przerzutnika pojawi sie poziom wysoki, odpowiadajacy jedynce informacyjnej, zapisanej na tasmie magnetycznej, wówczas przerzutnik ten zmienia stan na przeciwny.

W zwiazku z tym przy parzystej liczbie jedynek na poszczególnych sciezkach, na wyjsciu przerzutników jest stan odpowiadajacy stanowi poczatkowemu.

W przypadku bledu, to znaczy nieparzystej liczbie jedynek na jednej lub kilku sciezkach tasmy magnetycznej w okreslonym bloku informacji, stan koncowy przerzutników nie jest zgodny ze stanem poczatkowym, co powoduje pojawienie sie sygnalu BL bledu LRC na wyjsciu calego ukladu.I 4 104 769

Claims (1)

1. Zastrzezenie patentowe Uklad kontroli parzystosci wzdluznej, wspólpracujacy ze zródlem sygnalu odczytanego ze sciezki parzystosci poprzecznej, ze zródlem sygnalu STROB LRC, ze zródlem sygnalu ZEROWANIE oraz ze zródlami sygnalów odczytanych z n sciezek informacji zapisanej na tasmie magnetycznej, w którym wejscie pierwszego inwertera jest polaczone z przewodem doprowadzajacym sygnal STROB LRCr wejscie drugiego inwertera jest polaczone z przewodem doprowadzajacym sygnal ZEROWANIE, wyjscie elementu n-wejsciowego typu NIE—LUB jest polaczone z drugim wejsciem elementu dwuwejsciowego typu LUB-NIE, wyjscie elementu dwuwejsciowego typu LUB—NIE jest polaczone z przewodem odprowadzajacym sygnal bledu kontroli LRC, znamienny tym, ze wejscia (J i K) pierwszego przerzutnika (1) typu JK sa polaczone z przewodem doprowadzajacym sygnal (RBP) odczytany ze sciezki parzystosci poprzecznej, wejscia (J i K) drugiego przerzutnika (2) typu JK sa polaczone z przewodem doprowadzajacym sygnal (RB0) odczytany ze sciezki zerowej, wejscia (J i K) n-tego przerzutnika typu JK sa polaczone z przewodem doprowadzajacym sygnal odczytany z n-tej sciezki, wyjscie pierwszego inwertera (10) jest polaczone z wejsciami zegarowymi wszystkich przerzutników typu JK, wyjscie drugiego inwertera (11) jest polaczone z wejsciami zerujacymi wszystkich przerzutników typu JK, wyjscie (Q) pierwszego przerzutnika (1) typu JK, nie odwracajace faze, jest polaczone z pierwszym wejsciem elementu dwuwejsciewego (12) typu LUB—NIE, wyjscie (Q) pozostalych przerzutników typu JK, odwracajace fazy, sa polaczone kazde z osobna z kolejnymi wejsciami elementu n-wejsciowego (13) typu NIE-LUB, przy czym liczba n jest liczba naturalna. Prac. Poligraf. UP PRL naklad 120 + 18 Cena 45 zl