NL8802375A - Werkwijze voor de vervaardiging van halfgeleiderinrichtingen die een ohms contact bezitten. - Google Patents
Werkwijze voor de vervaardiging van halfgeleiderinrichtingen die een ohms contact bezitten. Download PDFInfo
- Publication number
- NL8802375A NL8802375A NL8802375A NL8802375A NL8802375A NL 8802375 A NL8802375 A NL 8802375A NL 8802375 A NL8802375 A NL 8802375A NL 8802375 A NL8802375 A NL 8802375A NL 8802375 A NL8802375 A NL 8802375A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- silicide
- contact
- polysilicon
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 229910021332 silicide Inorganic materials 0.000 claims description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/019—Contacts of silicides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/147—Silicides
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
88.3069/vdKl/vL # ι» -1- ,de vervaardiging
Korte aanduiding: Werkwijze voor/van halfgeleiderinrichtingen die een ohms contact bezitten
Door Aanvraagster worden als uitvinders genoemd: Kyu-Hyun Choi,
Heyung-Sub Lee, Jung-Whan Lee.
De uitvinding heeft betrekking op een werkwijze ter vervaardiging van halfgeleiderinrichtingen en meer in het bijzonder op een werkwijze die de reductie kan verschaffen in de contactweerstand tussen elke laag wanneer een silicidelaag in aan-5 raking wordt gebracht met een polykristallijne silicium (poly-silicium) laag bij de vervaardiging van halfgeleiderinrichtingen.
De standaard cel van statisch RAM (statisch willekeurig toegankelijk geheugen) die momenteel wordt toegepast bestaat uit vier transistors en twee belastingsweerstanden,en zijn sa-10 mengesteld zoals is weergegeven in fig. 1. Zoals blijkt uit fig. 1 omvat het twee paren van een MOS transistor en een hoge weerstand (Rl, Tl) en (R2, T2), die in serie zijn verbonden tussen een bron voedingsspanning Vcc respectievelijk een aard-spanning Vss. Elk knooppunt 1,2 tussen de hoge weerstanden en 15 de MOS transistors zijn respectievelijk gekruist verbonden met elke poort 3,4 van de MOS transistors T2, Tl. Andere MOS transistors T3, T4 waarvan de poorten zijn verbonden met een woord-lijn WL zijn onderling verbonden tussen de knooppunten 1,2 en de bitlijnen BL respectievelijk BL. De transistorpoorten 3,4, 20 toegepast in het statische RAM, zijn gewoonlijk vervaardigd uit de silicide of de polycide-struktuur waarin het silicide wordt gevormd op de polykristallijne siliciumlaag, en de belastings-weerstanden Rl, R2 zijn vervaardigd uit het polykristallijne silicium.
25 De bekende methode voor het in aanraking brengen van de silicidepoort met de polysiliciumweerstand is als volgt. Eerst wordt een poort gevormd en een isolerende laag aangebracht op het gehele substraatoppervlak waarin de poort wordt gevormd.
Daarna wordt een contactvenster gevormd in de isolerende laag -8802375 * -2- Η en daarna een polysiliciumlaag daarop aangebracht. Het vermogen om het juiste ohmse contact daarin echter te verkrijgen hangt in hoofdzaak af van de afzettingsomstandigheid van het polysilicium, waarbij het mislukken van het verkrijgen van een der-5 gelijk juist ohms contact vaak leidt tot de vorming van een zeer hoge weerstand van meer dan tientallen kilo-ohms, zelfs hoewel het polysilicium is afgezet op een zeer zuiver silicide waarin de isolerende laag volledig is geëtst tijdens de vorming van het contactvenster. Wanneer de contactweerstand tussen het 10 silicide en het polysilicium zeer hoog wordt, ontstaat het probleem dat de contactweerstand de stroom begrensd die vloeit door de belastingsweerstanden Rl, R2 uit de bronvoedingsspanning Vcc. Daarom kan de lekstroom door de transistors Tl tot T4 niet worden gecompenseerd, wat vaak leidt tot een gegevens-15 fout in de geheugentoestand.
De onderhavige uitvinding beoogt derhalve een werkwijze te verschaffen voor de vervaardiging van een halfgeleiderinrich-ting met een lage contactweerstand in het contactoppervlak tussen een silicide en een polysiliciumlaag.
20 De kenmerken en voordelen van de werkwijze volgens de uit vinding zullen hierna worden toegelicht aan de hand van bijgaande tekening waarin: fig. 1 schematisch een elektrische keten toont met de struktuur van een SRAM; 25 fig. 2A tot 2D gedeeltelijke doorsneden zijn van elke ver- vaardigingstrap in een voorkeursuitvoeringsvorm van de uitvinding; en fig. 3A tot 3C gedeeltelijke doorsnede-aanzichten zijn van elke vervaardigingstrap in een andere uitvoeringsvorm volgens 30 de uitvinding.
Fig. 2A tot 2D tonen elke vervaardigingstrap in het contactoppervlak 5,6 tussen de weerstanden en het polysilicium in fig. 1, waarbij het polycide is toegepast als transistorpoort en het polysilicium als belastingsweerstand. Zoals weergegeven 35 in fig. 2A wordt een oxydelaag 11 gevormd op een siliciumhalf-geleidersubstraat 10. Daarna worden een fosfor(P), arseen(As) .8802375 * * -3- of P0CL3 gedoteerde polysiliciumlaag 12 en een siücidelaag 13 achtereenvolgens aangebracht voor de vorming van een poort op de oxydelaag 11. Daarna wordt een polycidepoort 14, bestaande uit de polysiliciumlaag 12 en de siücidelaag 13, gevormd vol-5 gens een bekende fotolithografische methode.
Zoals is weergegeven in fig. 2B wordt daarna een isolerende oxydelaag 15 gevormd over het gehele oppervlak van het substraat en de polycidepoort 14. Om een patroon aan te brengen ter vorming van een contactvenster wordt een fotolaklaag 16 aange-10 bracht over de isolerende oxydelaag 15. Nadat het contactvenster 17 is gevormd volgens een bekende etsmethode, wordt ionen-implanting met hoge dosering uitgevoerd op het gehele oppervlak van het substraat onder toepassing van de fotolaklaag als ionen-implantingsmasker, zoals is weergegeven in fig. 2C.
15 Daarvoor wordt de hoge dosering ionen-implanting uitgevoerd in het silicide 13 in het contactvenster. Vervolgens wordt de fotolaklaag 16 verwijderd en wordt een polysiliciumlaag 18 daarop gevormd om een belastingsweerstandgedeelte of element te verkrijgen. In de uitvoeringsvorm wordt de ionen-implanting met 20 hoge dosering bij voorkeur alleen uitgevoerd in het silicide-gedeelte van het contactvenster om de contactweerstand te verminderen tussen de polysiliciumlaag 18 en de polycidepoort 14.
Fig. 3A tot 3C tonen gedeeltelijke doorsnede-aanzichten van elke vervaardigingstrap in een andere uitvoeringsvorm vol-25 gens de uitvinding, waarbij dezelfde verwijzingscijfers zijn toegepast om dezelfde delen of elementen als in fig. 2A tot 2D aan te duiden, waarbij eveneens de contactweerstand tussen de polysiliciumlaag en de polycidepoort kan worden verminderd.
Zoals weergegeven in fig. 3A wordt de oxydelaag 11 ge-30 vormd op het halfgeleidersubstraat 10, en de met fosfor gedoteerde polysiliciumlaag 12 en de siücidelaag 13 daarop achtereenvolgens aangebracht door bekleden, om een poort te vormen op de oxydelaag 11. De ionen-implanting met hoge dosering wordt daarna uitgevoerd. Zoals weergegeven in fig. 3B wordt de poly-35 cidepoort 14 gevormd volgens de algemeen bekende fotolithografische methode en laat men de isolerende oxydelaag 15 aangroeien .8802375 -4- op het gehele bovenvlak van het substraat. Het bekleden van de fotolaklaag 16 op de isolerende laag wordt gevolgd door de vorming van het contactvenster 17 volgens dezelfde fotolithogra-fische methode. Vervolgens wordt de fotolaklaag 16 verwijderd.
5 Daarna laat men, zoals toegelicht in fig. 3C, het polysilicium aangroeien ter verkrijging van een belastingsweerstandgedeelte of element.
Het zalduidelijk zijn dat, onder verwijzing naar de volgende tabel A die elke contactweerstand in verschillende 10 toepassingen toont de contactweerstand in het contactoppervlak tussen het polysilicium en het silicide dat is gevormd volgens de werkwijze der uitvinding, een veel lagere waarde bezit dan die van de stand der techniek. In de tabel toont kolom A elke contactweerstand inde toepassing volgens de uitvinding, ter-15 wijl kolom B elke contactweerstand in de toepassing van de stand der techniek toont, die respectievelijk afkomstig zijn van een reeks proeven.
TABEL A
~^^Gontactweer stand A B
20 Test nr.- ------- 1 58,5X2 25 Kil
2 57,5X1 44 KH
3 58,0X2 21,4 ΚΛ 4 64,8X2 20,4 Kil 25 5 62,8X2 45 KÜ
Totale gebied 57,5-64,8X1 20-45 Kil
Zoals hierboven is vermeld kan de uitvinding een aanzienlijk laag ohms contact verschaffen tussen een silicidelaag en een polysiliciumlaag in een halfgeleiderinrichting door de vor-30 ming van de polysiliciumlaag op de silicidelaag, gevolgd door ionen-implanting met hoge dosering, waarbij het stroomverlies in het contactoppervlak daarvan kan worden verminderd. Bovendien zal de lage contactweerstand leiden tot een verkleining .8802375 -5- van de mogelijkheid van gegevensfouten die afkomstig zijn van het feit dat de contactweerstand tussen de silicidepoort en de polysiliciumbelastingsweerstand zo hoog wordt dat het de stroom beperkt die gaat van de bron voedingsspanning door de belas-5 tingsweerstanden, waarbij de lekstroom door de transistors niet wordt gecompenseerd.
Hoewel de uitvinding voornamelijk is toegelicht aan de hand van de voorkeursuitvoeringsvorm waarin rekening is gehouden met het contactgedeelte tussen het silicide van de poort en 10 het polysilicium van de belastingsweerstand in de SRAM, wordt opgemerkt dat verschillende wijzigingen van de toegelichte uitvoeringsvorm duidelijk zullen zijn voor de deskundige zonder buiten het kader der uitvinding te treden. In het bijzonder kan de uitvinding goed worden toegepast in elk contactoppervlak 15 tussen silicide en polysilicium met uitzondering van de SRAM.
.&S0237?
Claims (4)
1. Werkwijze ter vervaardiging van een halfgeleiderinrichting die een ohms contact bezit, met het kenmerk, dat men: een polysiliciumlaag vormt en een silicidelaag daarop over een 5 gedeeltelijk bovenoppervlak van een halfgeleidersubstraat; een isolerende laag vormt op de silicidelaag en het gehele bovenoppervlak van het substraat; een contactvenster vormt door het gedeeltelijke oppervlak van de isolerende laag op de silicidelaag te etsen; en 10 een polysiliciumlaag vormt op het gehele bovenoppervlak van het substraat na het uitvoeren van ionen-implanting door het contactvenster.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de ionen-implanting wordt uitgevoerd met N-type 15 hoge dotering in het silicide.
3. Werkwijze ter vervaardiging van een halfgeleiderinrichting die een ohms contact bezit, met het kenmerk, dat men: een polysiliciumlaag vormt en een silicidelaag daarop over het 20 gehele bovenvlak van een halfgeleidersubstraat, en ionen-im-planting daarna uitvoert; een isolerende laag op de silicidelaag v ormt en het gehele bovenvlak van het substraat; een contactvenster vormt door een gedeeltelijk oppervlak van de 25 isolerende laag te etsen; en een polysiliciumlaag vormt over het gehele bovenvlak van het substraat om het silicide in aanraking te brengen met de polysiliciumlaag door het contactvenster.
4. Werkwijze volgens conclusie 3, met het ken- 30. e r k, dat de ionen-implanting wordt uitgevoerd met N-type hoge dotering in het silicide. »8801375
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR870010932 | 1987-09-30 | ||
| KR1019870010932A KR900008868B1 (ko) | 1987-09-30 | 1987-09-30 | 저항성 접촉을 갖는 반도체 장치의 제조방법 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8802375A true NL8802375A (nl) | 1989-04-17 |
| NL190680B NL190680B (nl) | 1994-01-17 |
| NL190680C NL190680C (nl) | 1994-06-16 |
Family
ID=19264899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8802375A NL190680C (nl) | 1987-09-30 | 1988-09-27 | Werkwijze ter vervaardiging van een halfgeleiderinrichting met een ohms contact. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5013686A (nl) |
| JP (1) | JPH01109748A (nl) |
| KR (1) | KR900008868B1 (nl) |
| DE (1) | DE3831288A1 (nl) |
| FR (1) | FR2621172B1 (nl) |
| GB (1) | GB2210503B (nl) |
| NL (1) | NL190680C (nl) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108834U (nl) * | 1988-01-12 | 1989-07-24 | ||
| US5200356A (en) * | 1988-07-29 | 1993-04-06 | Sharp Kabushiki Kaisha | Method of forming a static random access memory device |
| JP2858837B2 (ja) * | 1989-12-27 | 1999-02-17 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5168076A (en) * | 1990-01-12 | 1992-12-01 | Paradigm Technology, Inc. | Method of fabricating a high resistance polysilicon load resistor |
| US5483104A (en) * | 1990-01-12 | 1996-01-09 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5172211A (en) * | 1990-01-12 | 1992-12-15 | Paradigm Technology, Inc. | High resistance polysilicon load resistor |
| US5541131A (en) * | 1991-02-01 | 1996-07-30 | Taiwan Semiconductor Manufacturing Co. | Peeling free metal silicide films using ion implantation |
| US5346836A (en) * | 1991-06-06 | 1994-09-13 | Micron Technology, Inc. | Process for forming low resistance contacts between silicide areas and upper level polysilicon interconnects |
| EP0541122B1 (en) * | 1991-11-08 | 1997-09-24 | Nec Corporation | Method of fabricating a semiconductor device with a polycrystalline silicon resistive layer |
| TW230266B (nl) * | 1993-01-26 | 1994-09-11 | American Telephone & Telegraph | |
| US5395799A (en) * | 1993-10-04 | 1995-03-07 | At&T Corp. | Method of fabricating semiconductor devices having electrodes comprising layers of doped tungsten disilicide |
| DE19521006C2 (de) * | 1994-06-08 | 2000-02-17 | Hyundai Electronics Ind | Halbleiterbauelement und Verfahren zu seiner Herstellung |
| US5472896A (en) * | 1994-11-14 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating polycide gate MOSFET devices |
| US6019906A (en) * | 1998-05-29 | 2000-02-01 | Taiwan Semiconductor Manufacturing Company | Hard masking method for forming patterned oxygen containing plasma etchable layer |
| JP2000124219A (ja) | 1998-08-11 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100767540B1 (ko) * | 2001-04-13 | 2007-10-17 | 후지 덴키 홀딩스 가부시끼가이샤 | 반도체 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0075874A2 (de) * | 1981-09-30 | 1983-04-06 | Siemens Aktiengesellschaft | Verfahren zur Erzeugung elektrisch leitender Schichten |
| EP0192871A1 (en) * | 1985-01-31 | 1986-09-03 | THORN EMI North America Inc. | A method of forming a polysilicon resistor in a polycide line |
| EP0195700A1 (fr) * | 1985-03-01 | 1986-09-24 | Centre National De La Recherche Scientifique (Cnrs) | Procédé de formation sur un substrat d'une couche de siliciure de métal réfractaire éventuellement recouverte d'isolant, utilisable notamment pour la réalisation de couches d'interconnexion des circuits intégrés |
| US4663825A (en) * | 1984-09-27 | 1987-05-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128670A (en) * | 1977-11-11 | 1978-12-05 | International Business Machines Corporation | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance |
| JPS5582458A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Preparation of semiconductor device |
| CA1142261A (en) * | 1979-06-29 | 1983-03-01 | Siegfried K. Wiedmann | Interconnection of opposite conductivity type semiconductor regions |
| DE2926874A1 (de) * | 1979-07-03 | 1981-01-22 | Siemens Ag | Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie |
| US4388121A (en) * | 1980-03-21 | 1983-06-14 | Texas Instruments Incorporated | Reduced field implant for dynamic memory cell array |
| GB2077993A (en) * | 1980-06-06 | 1981-12-23 | Standard Microsyst Smc | Low sheet resistivity composite conductor gate MOS device |
| US4398335A (en) * | 1980-12-09 | 1983-08-16 | Fairchild Camera & Instrument Corporation | Multilayer metal silicide interconnections for integrated circuits |
| JPS57102049A (en) * | 1980-12-17 | 1982-06-24 | Fujitsu Ltd | Formation of multilayer wiring |
| JPS5832446A (ja) * | 1981-08-20 | 1983-02-25 | Sanyo Electric Co Ltd | シリサイドの形成方法 |
| US4597153A (en) * | 1982-11-19 | 1986-07-01 | General Motors Corporation | Method for mounting plastic body panel |
| US4443930A (en) * | 1982-11-30 | 1984-04-24 | Ncr Corporation | Manufacturing method of silicide gates and interconnects for integrated circuits |
| US4450620A (en) * | 1983-02-18 | 1984-05-29 | Bell Telephone Laboratories, Incorporated | Fabrication of MOS integrated circuit devices |
| US4528582A (en) * | 1983-09-21 | 1985-07-09 | General Electric Company | Interconnection structure for polycrystalline silicon resistor and methods of making same |
| US4519126A (en) * | 1983-12-12 | 1985-05-28 | Rca Corporation | Method of fabricating high speed CMOS devices |
| IT1213120B (it) * | 1984-01-10 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di transistori mos complementari a basse tensioni di soglia in circuiti integrati ad alta densita' e struttura da esso risultante. |
| US4555842A (en) * | 1984-03-19 | 1985-12-03 | At&T Bell Laboratories | Method of fabricating VLSI CMOS devices having complementary threshold voltages |
| US4640844A (en) * | 1984-03-22 | 1987-02-03 | Siemens Aktiengesellschaft | Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon |
| US4581623A (en) * | 1984-05-24 | 1986-04-08 | Motorola, Inc. | Interlayer contact for use in a static RAM cell |
| KR940002772B1 (ko) * | 1984-08-31 | 1994-04-02 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 장치 및 그 제조방법 |
| US4740479A (en) * | 1985-07-05 | 1988-04-26 | Siemens Aktiengesellschaft | Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories |
| US4782033A (en) * | 1985-11-27 | 1988-11-01 | Siemens Aktiengesellschaft | Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate |
| JPS62147757A (ja) * | 1985-12-21 | 1987-07-01 | Nippon Gakki Seizo Kk | 抵抗形成法 |
| JPH03131875A (ja) * | 1989-10-17 | 1991-06-05 | Nec Niigata Ltd | 液晶シャッタ式電子写真プリンタ |
-
1987
- 1987-09-30 KR KR1019870010932A patent/KR900008868B1/ko not_active IP Right Cessation
-
1988
- 1988-09-14 DE DE3831288A patent/DE3831288A1/de not_active Ceased
- 1988-09-26 JP JP63239104A patent/JPH01109748A/ja active Granted
- 1988-09-27 NL NL8802375A patent/NL190680C/nl not_active IP Right Cessation
- 1988-09-27 FR FR888812582A patent/FR2621172B1/fr not_active Expired - Lifetime
- 1988-09-29 GB GB8822855A patent/GB2210503B/en not_active Expired - Lifetime
- 1988-09-30 US US07/252,514 patent/US5013686A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0075874A2 (de) * | 1981-09-30 | 1983-04-06 | Siemens Aktiengesellschaft | Verfahren zur Erzeugung elektrisch leitender Schichten |
| US4663825A (en) * | 1984-09-27 | 1987-05-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| EP0192871A1 (en) * | 1985-01-31 | 1986-09-03 | THORN EMI North America Inc. | A method of forming a polysilicon resistor in a polycide line |
| EP0195700A1 (fr) * | 1985-03-01 | 1986-09-24 | Centre National De La Recherche Scientifique (Cnrs) | Procédé de formation sur un substrat d'une couche de siliciure de métal réfractaire éventuellement recouverte d'isolant, utilisable notamment pour la réalisation de couches d'interconnexion des circuits intégrés |
Also Published As
| Publication number | Publication date |
|---|---|
| NL190680C (nl) | 1994-06-16 |
| GB8822855D0 (en) | 1988-11-02 |
| JPH0423423B2 (nl) | 1992-04-22 |
| KR900008868B1 (ko) | 1990-12-11 |
| US5013686A (en) | 1991-05-07 |
| GB2210503A (en) | 1989-06-07 |
| GB2210503B (en) | 1991-01-09 |
| KR890005840A (ko) | 1989-05-17 |
| JPH01109748A (ja) | 1989-04-26 |
| NL190680B (nl) | 1994-01-17 |
| FR2621172A1 (fr) | 1989-03-31 |
| DE3831288A1 (de) | 1989-04-20 |
| FR2621172B1 (fr) | 1991-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8802375A (nl) | Werkwijze voor de vervaardiging van halfgeleiderinrichtingen die een ohms contact bezitten. | |
| US4805147A (en) | Stacked static random access memory cell having capacitor | |
| US5998276A (en) | Methods of making a SRAM cell employing substantially vertically elongated pull-up resistors and methods of making resistor constructions | |
| JP2789323B2 (ja) | 半導体素子の製造方法 | |
| US5135888A (en) | Field effect device with polycrystalline silicon channel | |
| JPH02294067A (ja) | 電界効果トランジスタの選択的プログラミング方法 | |
| US6271568B1 (en) | Voltage controlled resistance modulation for single event upset immunity | |
| JPH06151772A (ja) | 二重垂直チャネルを有するｓｒａｍ及びその製造方法 | |
| US4673969A (en) | Semiconductor device having multiple conductive layers and the method of manufacturing the semiconductor device | |
| US4803534A (en) | Semiconductor device sram to prevent out-diffusion | |
| JPH0419711B2 (nl) | ||
| US5151387A (en) | Polycrystalline silicon contact structure | |
| US5200356A (en) | Method of forming a static random access memory device | |
| US4139785A (en) | Static memory cell with inverted field effect transistor | |
| TWI278859B (en) | Resistive cell structure for reducing soft error rate | |
| US5323045A (en) | Semiconductor SRAM with low resistance power line | |
| EP0107921B1 (en) | A dynamic semiconductor memory device | |
| US5834815A (en) | Layout structure for improving resistance uniformity of a polysilicon resistor | |
| US5498563A (en) | Method of manufacturing a static random access memory device including a coupling capacitor between a pair of storage nodes | |
| JPH0438146B2 (nl) | ||
| JPS60781B2 (ja) | 半導体記憶装置 | |
| US6150228A (en) | Method of manufacturing an SRAM with increased resistance length | |
| JPH0212963A (ja) | 半導体記憶装置 | |
| JPS58155752A (ja) | 半導体記憶装置 | |
| DE4307575C2 (de) | Halbleitervorrichtung und Herstellungsverfahren dafür |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1A | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V4 | Discontinued because of reaching the maximum lifetime of a patent |
Effective date: 20080927 |