NL1018502C2 - Dataherstelinrichting en werkwijze voor het minimaliseren van fouten als gevolg van klokskew. - Google Patents

Dataherstelinrichting en werkwijze voor het minimaliseren van fouten als gevolg van klokskew. Download PDF

Info

Publication number
NL1018502C2
NL1018502C2 NL1018502A NL1018502A NL1018502C2 NL 1018502 C2 NL1018502 C2 NL 1018502C2 NL 1018502 A NL1018502 A NL 1018502A NL 1018502 A NL1018502 A NL 1018502A NL 1018502 C2 NL1018502 C2 NL 1018502C2
Authority
NL
Netherlands
Prior art keywords
transition
signal
data
bits
signals
Prior art date
Application number
NL1018502A
Other languages
English (en)
Other versions
NL1018502A1 (nl
Inventor
Jin-Kug Lee
Gun-Sang Lee
Duck-Hyun Yoo
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of NL1018502A1 publication Critical patent/NL1018502A1/nl
Application granted granted Critical
Publication of NL1018502C2 publication Critical patent/NL1018502C2/nl

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/068Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/069Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by detecting edges or zero crossings
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)

Description

Korte aanduiding: Dataherstelinrichting en werkwijze voor het mini maliseren van fouten als gevolg van klokskew.
De uitvinding heeft in het algemeen betrekking op een dataover-drachtssysteem en meer in het bijzonder op een dataherstelinrichting en werkwijze voor het minimaliseren van fouten als gevolg van klokskew.
5 In het algemeen is in een dataoverdrachtssysteem voor het over dragen van voorafbepaalde data het gebruik van parallelle over-drachtskanalen een populaire werkwijze voor het digitaal koppelen van systemen. Bij deze werkwijze van het gebruiken van de parallelle overdrachtskanalen kunnen echter problemen ontstaan wanneer het aan-10 tal dataoverdrachtskanalen toeneemt. Dientengevolge is de parallelle overdrachtswerkwijze geleidelijk door een seriële overdrachtswerkwij-ze vervangen.
Bij de seriële overdrachtswerkwijze is het voor het overdragen van data gebruikte aantal kanalen kleiner dan het voor het overdragen 15 van data onder gebruikmaking van de parallelle overdrachtswerkwijze gebruikte aantal kanalen. Wanneer data wordt overgedragen onder gebruikmaking van seriële overdrachtskanalen dient in de meeste gevallen echter een serieel signaal van grote snelheid aan een ontvangst-einde omgezet te worden in een parallelle-dataformaat. Wanneer se-20 riële data in het parallelle-dataformaat wordt omgezet, kan het moeilijk zijn om data te herstellen als gevolg van klokskew aan het ont-vangsteinde.
Om een dergelijk probleem onder gebruikmaking van conventionele technieken, zoals geopenbaard is in Yang, et al., "A 0,5 um CMOS 4,0 25 Gbit/sec. serial link transceiver with data recovery using oversampling", IEEE Journal of Solid State Circuits, IEEE Inc. New York, Verenigde Staten van Amerika, deel 33, nr. 5, 1998, biz. 713 -721, op te lossen wordt een bitsectie van een ontvangen signaal vele malen bemonsterd en wordt een dataniveau bepaald door het detecteren 30 van de opwekfrequentie van het bemonsterde resultaat. Bij deze werkwijze van het door middel van het detecteren van de dataopwekfre-quentie bepalen van data kunnen echter in een gedeelte, waarin het dataniveau wordt omgezet als gevolg van de accumulatie van klokskew, echter fouten optreden. In bijvoorbeeld een niveau-overgangssectie, 1018502- I "2 H waarin het dataniveau overgaat van een logisch "hoog" niveau naar een logisch "laag" niveau of van het logisch "lage" niveau naar een lo- gisch "hoog" niveau, bestaat de kans, dat de door de opwekfrequentie daarvan bepaalde data geen werkelijke data doch foutieve data is.
5 Om de bovenstaande problemen op te lossen is het een doel van de uitvinding om een dataherstelinrichting voor het op stabiele wijze herstellen van data ongeacht klokskew tijdens het ontvangen van data te verschaffen.
Het is een ander doel van de uitvinding om een dataherstelwerk- 10 wijze voor het op stabiele wijze herstellen van data ongeacht klok- skew tijdens het ontvangen van data te verschaffen.
Om het eerste doel te bereiken is bijgevolg een dataherstelin- richting verschaft. De dataherstelinrichting bevat een fasevergren- delde lus (PLL), een overbemonsteringsmiddel, een niveauovergangsde- 15 tector, een overgangsaccumulator, een toestandselectieorgaan, en een dataselectieorgaan. De PLL wekt een aantal fasekloksignalen, die met een ingangskloksignaal gesynchroniseerd zijn en die verschillende vertragingstijden hebben, op. Vanaf de buitenzijde serieel ingevoerde I data wordt in reactie op het aantal fasekloksignalen M(>1) maal over- 20 bemonsterd en het overbemonsterde resultaat wordt als een aantal bit- H data-items afgegeven door het overbemonsteringsmiddel. De niveauover- I gangsdétector ontvangt het door het overbemonsteringsmiddel afgegeven I aantal bitdata, detecteert het tijdstip waarop het niveau tussen aan- grenzende bits een overgang maakt en geeft het detectieresultaat als I 25 eerste tot en met M-de overgangssignalen af. De overgangsaccumulator I accumuleert het aantal opwekkingen van de door de niveauovergangsde- I tector afgegeven eerste tot en met M-de overgangssignalen en geeft I een signaal af, waarvan de opwekfrequentie zo groot is als eerste tot I en met M-de overgangsaccumulatiesignalen. Het toestandselectieorgaan 30 wekt een toestandsignaal voor het selecteren van bitdata-items van corresponderende posities uit het aantal overbemonsteringsdata-items I in reactie op het eerste tot en met M-de overgangsaccumulatiesignaal I op. Het dataselectieorgaan ontvangt het aantal overbemonsterde I bitdata, selecteert bitdata-items van de met het toestandsignaal 35 corresponderende bemonsteringsposities en geeft de geselecteerde I bitdata-items parallel af.
Om het tweede doel te bereiken, is een dataherstelwerkwijze I verschaft, welke werkwijze de stappen omvat van: I 1018502- - 3 - (a) het als invoer ontvangen van seriële data in blokken van K bits en het uitvoeren van een M maal overbemonstering op elk blok van seriële data onder gebruikmaking van N fasekloksignalen met verschillende vertragingstijden om N databits parallel af te geven; 5 (b) het detecteren van een overgang in een niveau tussen aan grenzende databits van de N databits en het afgeven van één signaal uit eerste tot en met M-de overgangssignalen op het tijdstip van een gedetecteerde niveauovergang; (c) het accumuleren van het aantal opwekkingen van elk signaal 10 van de eerste tot en met de M-de overgangssignalen; (d) het detecteren van het overgangssignaal waarvan de opwek-frequentie aan een vooraf gedefinieerde drempelwaarde voldoet; en (e) het uit de N databits selecteren van met het gedetecteerde overgangssignaal corresponderende K databits.
15 Deze en andere aspecten, kenmerken en voordelen van de uitvin ding zullen duidelijk worden uit de volgende gedetailleerde beschrijving van de voorkeursuitvoeringsvormen, welke beschrijving in samenhang met de figuren van de bijgevoegde tekening gelezen dient te worden.
20 Fig. 1 is een blokschema, dat een dataherstelinrichting voor het minimaliseren van fouten als gevolg van klokskew volgens een uitvoeringsvorm van de uitvinding toont; fig. 2 is een schakelingsschema, dat een niveauovergangsdetec-tor van de inrichting van fig. 1 toont; 25 fig. 3(a) tot en met 3(c) tonen de werking van de niveauover- gangsdetector van fig. 2; fig. 4 is een schakelingsschema, dat een overgangsaccumulator volgens een uitvoeringsvorm van de uitvinding toont; fig. 5 is een stroomschema, dat de werking van de overgangsac- 30 cumulator volgens één aspect van de uitvinding toont; fig. 6 is een schakelingsschema, dat een toestandselectieorgaan volgens een uitvoeringsvorm van de uitvinding toont; fig. 7 toont een werking van een toestandselectieorgaan volgens één aspect van de uitvinding; 35 fig. 8 is een schakelingsschema, dat een dataselectieorgaan volgens een uitvoeringsvorm van de uitvinding toont; fig. 9 toont een werking van een dataselectieorgaan volgens één aspect van de uitvinding; en 1018502- I - 4 - I fig. 10 is een stroomschema, dat een dataherstelwerkwijze vol- I gens één aspect van de uitvinding toont.
Er wordt nu verwezen naar fig. 1, waarin een blokschema een da- I taherstelinrichting voor het minimaliseren van fouten als gevolg van I 5 klokskew volgens een uitvoeringsvorm van de uitvinding toont. De da- taherstelinrichting omvat een fasevergrendelde lus (PLL) 100, een I drie-maal overbemonsteringsorgaan 110, een niveauovergangsdetector I 120, een overgangsaccumulator 130, een toestandselectieorgaan 140 en I een dataselectieorgaan 150.
I 10 De PLL 100 wekt een voorafbepaald aantal fasekloksignalen I PH_CLK op, welke signalen met een ingangskloksignaal CLK zijn gesyn- I chroniseerd. Hierbij hebben de fasekloksignalen PH_CLK verschillende I vertragingstijden met betrekking tot het ingangskloksignaal CLK. In de uitvoeringsvorm van fig. 1 is aangenomen, dat de fasekloksignalen I 15 PH-CLK twaalf verschillende vertragingstijden hebben. De fasekloksig- nalen PH_CLK worden door het drie-maal overbemonsteringsorgaan 110 I parallel ontvangen en deze signalen worden als bemonsteringskloksig- I nalen gebruikt.
I Het overbemonsteringsorgaan 110 overbemonsterd data S_DIN drie I 20 maal, welke data vanaf een externe bron serieel wordt ingevoerd, in I reactie op de fasekloksignalen PH-CLK en geeft vervolgens het overbe- I monsteringsresultaat als N-bit parallelle data af. Bij voorkeur is de I ingangsdata S_DIN een eenheden van vier bits omvattend signaal, dat I vanaf een externe overdrachtszijde serieel wordt ingevoerd. Met name I 25 bemonstert het overbemonsteringsorgaan 110 één bitsectie van de data I drie maal, welke in eenheden van vier bits serieel wordt ingevoerd, I en geeft het bemonsteringsresultaat af. De door het drie-maal overbe- I monsteringsorgaan 110 afgegeven data worden dertien (13) bits als ge- I volg van de optelling van twaalf (12) bits, die resulteren uit het H 30 drie-maal bemonsteren van de seriële data van vier bits gesynchroni- I seerd met het huidige kloksignaal en één (1) meest significant bit (MSB) van een met het volgende kloksignaal CLK gesynchroniseerde se-
riële data. Hierbij kan het laatste met het volgende kloksignaal CLK
H gesynchroniseerde bit worden verkregen door het vertragen van het 35 uitgangssignaal van het drie-maal overbemonsteringsorgaan 110.
I De niveauovergangsdetector 120 ontvangt de door het drie-maal I overbemonsteringsorgaan 110 afgegeven dertien databits, detecteert tijdstippen waarop het niveau tussen de respectieve bits een overgang maakt, en geeft het detectieresultaat af als eerste, tweede respec- I 10185 02- - 5 - tievelijk derde overgangssignalen NEXT/PREV/MAIN. Hierbij geven de eerste, tweede en derde overgangssignalen NEXT/PREV/MAIN drie toestanden weer, die in het drie-maal overbemonsteringsorgaan 110 kunnen worden weergegeven door de klokskew van het ingangskloksignaal CLK en 5 tonen het resultaat van het delen van het tijdstip waarop het niveau van de bemonsterde data een overgang maakt.
De overgangsaccumulator 130 accumuleert de door de niveauover-gangsdetector 120 afgegeven overgangssignalen PREV/MAIN/NEXT en wekt een eerste, tweede en derde overgangsaccumulatiesignaal 10 NEXTA/PREVA/MAINA op. Meer in het bijzonder geeft de overgangsaccumulator 130 als het overgangsaccumulatiesignaal één van de eerste, tweede en derde overgangssignalen NEX/PREV/MAIN met de hoogste opwek-frequentie af.
Het toestandselectieorgaan 140 wekt een toestandsignaal STATE 15 op voor het selecteren van bitdata-items van een corresponderende positie uit de uitgangssignalen van het drie-maal overbemonsteringsorgaan 110 in reactie op de accumlatiesignalen NEXTA/PREVA/MAINA. Hierbij wordt het toestandsignaal STATE bij voorkeur weergegeven met twee bits en dit signaal wordt aan het dataselectieorgaan 150 als een se-20 lectiebesturingssignaal toegevoerd.
Het dataselectieorgaan 150 ontvangt de door het drie-maal overbemonsteringsorgaan 110 bemonsterde twaalf databits, selecteert de bitdata-items van de met het toestandsignaal STATE corresponderende bemonsteringspositie en geeft de geselecteerde bitdata-items als pa-25 rallelle data af. Het dataselectieorgaan 150 ontvangt twaalf van de door het overbemonsteringsorgaan 110 (parallel) afgegeven dertien bits, met uitzondering van het met het volgende kloksignaal corresponderende bit. Bovendien selecteert het dataselectieorgaan 150 één bit uit drie bits van verschillende posities, dié drie maal in de 30 een-bitsectie van de seriële data zijn bemonsterd. Daardoor geeft het dataselectieorgaan 150 parallel data P_DOUT[0:3] van totaal vier bits door middel van één bit in elke seriële data af.
Een dataherstelinirichting volgens de uitvinding met een hierboven beschreven architectuur overbemonstert op gunstige wijze drie 35 maal één bitsectie van het seriële ingangssignaal en selecteert één bit uit de bemonsterde drie bits door middel van het tijdstip waarop het niveau van de bemonsterde data een overgang maakt. Het is daardoor mogelijk om op stabiele wijze data te herstellen, zelfs wanneer skew in het ingangskloksignaal wordt opgewekt.
1018502- - 6 -
Fig. 2 is een schakelingsschema, dat een voorkeursuitvoeringsvorm van de niveauovergangsdetector 120 in fig. 1 toont. Onder verwijzing naar fig. 2 omvat de niveauovergangsdetector 120 een over-gangsdetector 200 en een overgangsdetectiesignaal-afgeefeenheid 280.
5 De overgangsdetector 200 ontvangt de door het drie-maal overbemonste-ringsorgaan 110 afgegeven dertien databits en detecteert overgangen in niveau tussen aangrenzende bits. De overgangsdetector 200 omvat een aantal exclusieve-OF-poorten 201 tot en met 212. De ingangsbits DO tot en met D12 geven de dertien databits weer, welke bits door het 10 drie-maal overbemonsteringsorgaan 110 zijn afgegeven.
De exclusieve-OF-poorten 201 tot en met 212 voeren elk een ex-cusieve-OF-bewerking op twee aangrenzende bits uit de dertien data-items D0-D12 uit en geven het exclusieve-OF-resultaat als een eerste uitgangssignaal (next), een tweede uitgangssignaal (prev) en een 15 derde uitgangssignaal (main) af. De door de overgangsdetector 200 afgegeven twaalf databits worden in eenheden van drie bits onderverdeeld. Met name wordt er bepaald dat het niveau van een uitgangssignaal een overgang maakt op een tijdstip waarop de uitgangen van de exclusieve-OF-poorten 201-212 zich op het logisch "hoge" niveau be-20 vinden, en wordt er bepaald met welk geval onder de drie uitgangssignalen main, prev en next de overgang in de huidige ingangsdata correspondeert.
Meer in het bijzonder voert de exclusieve-OF-poort een exclu-sieve-OF-bewerking op een eerste bit DO en een tweede bit Dl uit en 25 wekt een eerste uitgangssignaal next[0] op. Het eerste uitgangssignaal next[0] is het resultaat van het detecteren van een overgang in niveau tussen DO en Dl. Er wordt bepaald dat het niveau van het uitgangssignaal een overgang maakt wanneer de uitgang van de exclusieve-OF-poort 201 zich op het logisch "hoge" niveau bevindt. Bovendien 30 voert de exclusieve-OF-poort 202 een exclusieve-OF-bewerking op het tweede bit Dl en een derde bit D2 uit en wekt een tweede uitgangssignaal prev[0] op. Het tweede uitgangssignaal prev[0] is het resultaat van het detecteren van een overgang in niveau tussen Dl en D2. De ex-clusieve-OF-poort 203 voert een exclusieve-OF-bewerking op het derde 35 bit D2 en een vierde bit D3 uit en wekt een derde uitgangssignaal main[0] op. Het derde uitgangssignaal main[0] is het resultaat van het detecteren van een overgang in niveau tussen D2 en D3.
Op soortgelijke wijze voeren de exclusieve-OF-poorten 204-206 een exclusieve-OF-bewerking uit op twee aangrenzende databits en wek- - 7 - ken eerste, tweede en derde signalen next[l], prev[l] en main[l] op. De exclusieve-OF-poorten 207-209 wekken eerste, tweede en derde signalen next[2], prev[2] en main[2] op. Verder wekken de exclusieve-OF-poorten 210-212 eerste, tweede en derde uitgangssignalen next[3], 5 prev[3] en main[3] op. Het resultaat van het uitvoeren van een exclu-sieve-OF-bewerking op de dertien ingangsdatbits is sequentieel onderverdeeld in eenheden van drie bits.
In het algemeen voert de overgangsdetectiesignaal-afgifte-een-heid 280 van de niveauovergangsdetector 120 een logische combinatie 10 van alle door de overgangsdetector 200 afgegeven corresponderende uitgangssignalen next, prev en main uit, en geeft vervolgens het resultaat van de logische combinatie als een eerste overgangssignaal NEXT, een tweede overgangssignaal PREV en een derde overgangssignaal MAIN af. De overgangsdetectiesignaal-afgifte-eenheid 280 omvat OF-15 poorten 220, 230 en 240, invertors 225, 235 en 245 en EN-poorten 250, 260 en 270.
Meer in het bijzonder voert de OF-poort 220 een OF-bewerking op de eerste uitgangssignalen next[0] tot en met next[3] uit. De invertor 225 inverteert het uitgangssignaal van de OF-poort 220 en geeft 20 het inversieresultaat af, d.w.z. een eerste inversiesignaal NEXTB.
De OF-poort 230 voert een OF-bewerking op de door de overgangsdetector 200 afgegeven tweede uitgangssignalen prev[0] tot en met prev[3] uit. De invertor 235 inverteert het uitgangssignaal van de OF-poort 230 en geeft het inversieresultaat af, d.w.z. een tweede in-25 versiesignaal PREVB.
De OF-poort 240 voert een OF-bewerking op de door de overgangsdetector 200 afgegeven derde uitgangssignalen main[0] tot en met main[3] uit. De invertor 245 inverteert het uitgangssignaal van de OF-poort 240 en geeft het inversieresultaat af, d.w.z. een derde in-30 versiesignaal MAINB.
De EN-poort 250 voert een EN-bewerking op het uitgangssignaal van de OF-poort 220 en de tweede en derde geïnverteerde signalen PREVB en MAINB uit en geeft het resultaat van de EN-bewerking als het eerst overgangssignaal NEXT af. De EN-poort 260 voert een EN-bewer-35 king op het uitgangssignaal van de OF-poort 230 en de eerste en derde geïnverteerde signalen NEXTB en MAINB uit en geeft het resultaat van de EN-bewerking als het tweede overgangssignaal PREV af. De EN-poort 270 voert een EN-bewerking op het uitgangssignaal van de OF-poort 240 en de eerste en tweede geïnverteerde signalen NEXTB en PREVB uit en 1018502- -8-- geeft het resultaat van de EN-bewerking als het derde overgangssig-naal MAIN af.
Fig. 3(a), 3(b) en 3(c) tonen een werking van de niveauover-gangsdetector 120 volgens één aspect van de uitvinding. Fig. 3(a) 5 toont een geval', waarin het eerste overgangssignaal NEXT wordt opgewekt overeenkomstig het tijdstip waarop het niveau een overgang maakt. Fig. 3(b) toont een geval, waarin het tweede overgangssignaal PREV wordt opgewekt. Fig. 3(c) toont een geval, waarin het derde overgangssignaal MAIN wordt opgewekt. Fig. 3(a), 3(b) en 3(c) tonen 10 de uitgangstoestanden van de bemonsteringsdata, die door de skew van het ingangskloksignaal CLK kunnen worden weergegeven. De werking van de niveauovergangsdetector 120 van fig. 2 zal nu in detail onder verwijzing naar fig. 2 en 3 worden beschreven.
Er wordt nu verwezen naar fig. 3(a), waarin de fase van het op 15 het ingangskloksignaal CLK gebaseerde fasekloksignaal PH_CLK de fase van de ingangsdata S_DIN voorafgaat. Hierbij is aangenomen, dat 0 en 1 worden herhaald zoals is weergegeven in fig. 3(a) in de in eenheden van vier bits serieel ingevoerde data. Aangezien het ingangsbit DO van fig. 3(a) "1" is en het ingangsbit Dl van fig. 3(a) "0" is, gaat 20 in dit geval de uitgang next[0] van de exclusieve-OF-poort 201 over naar het logisch "hoge" niveau. Tegelijkertijd gaan de uitgangen van de exclusieve-OF-poorten 202 en 203 over naar het logisch "lage" niveau. Aangezien de ingangsbits D3 en D4 verschillende niveaus hebben, gaat de uitgang next[l] van de exclusieve-OF-poort 204 naar het lo-25 gisch "hoge" niveau op het tijdstip waarop het dataniveau een overgang maakt. De eerste uitgangssignalen (next) van de overgangsdetec-tor 200 bevinden zich op het logisch "hoge" niveau en de derde uitgangssignalen (main) en de tweede uitgangssignalen (prev) bevinden zich op het logisch "lage" niveau. Onder verwijzing naar fig. 3(a) 30 maakt het niveau met name een overgang tussen het eerste bit en het tweede bit van elk van de vier groepen van drie bits.
Op dit moment geeft de OF-poort 220 van de in fig. 2 weergegeven overgangsdetectie-afgifte-eenheid 280 een logisch "hoog" niveau-signaal af. Aangezien de tweede uitgangssignalen (prev) en de derde 35 uitgangssignalen (main) zich op het logisch "lage" niveau bevinden, gaan de uitgangssignalen van de OF-poorten 230 en 240 over naar het logisch "lage" niveau. Daardoor gaat het uitgangssignaal van de EN-poort 250, met name het eerste overgangssignaal NEXT over naar het logisch "hoge" niveau en gaan de uitgangssignalen PREV en MAIN van de 1018502- - 9 - EN-poorten 260 en 270 over naar het logisch "lage" niveau. Wanneer-het eerste overgangssignaal NEXT zich op het logisch "hoge" niveau bevindt en de andere signalen PREV en MAIN zich op het logisch "lage" niveau bevinden, is het tijdstip waarop het dataniveau een overgang 5 maakt zoals is weergegeven iiï fig. 3(a). Wanneer in dit geval D2, D5, D8 en Dll uit de ingangsdatabits worden geselecteerd, zoals later vermeld wordt, wordt een bemonsteringswaarde in een centraal gedeelte verkregen, dit wil zeggen een stabiel gedeelte in de een-bitsectie van seriële data-items.
10 Zoals hierboven is vermeld, toont fig. 3(b) een geval, waarin de fase van het ingangskloksignaal CLK op de fase van de seriële data S_DIN achterblijft. Aangezien het ingangsbit Dl van fig. 3(b) "0" is en het ingangsbit D2 "1" is, gaat op dit moment de uitgang prev[0] van de exclusieve-OF-poort 202 over naar het logisch "hoge" niveau.
15 Bovendien gaan de uitgangen van de exclusieve-OF-poorten 201 en 203 naar het logisch "lage" niveau over. Aangezien het niveau van het ingangsbit D4 verschilt van het niveau van het ingangsbit D5, gaat ook de uitgang van de exclusieve-OF-poort 205 over naar het logisch "hoge" niveau op het tijdstip, waarop het dataniveau een overgang 20 maakt. De tweede uitgangssignalen prev van de overgangsdetector 200 gaan over naar het logisch "hoge" niveau. Hierbij gaan de derde uitgangssignalen main en de eerste uitgangssignalen next over naar het logisch "lage" niveau. Met name is er een overgang in niveau tussen het tweede bit en het derde bit in elk van de vier groepen van data-25 items, die uit drie bits bestaan.
Op dit moment geeft de OF-poort 230 van de overgangsdetectie-signaal-afgifte-eenheid 280 een logisch "hoog" niveausignaal af. Aangezien de eerste uitgangssignalen next en de derde uitgangssignalen main zich op het logisch "lage" niveau bevinden, gaan ook de uit-30 gangssignalen van de OF-poorten 220 en 240 over naar het logisch "lage" niveau. Daardoor gaat het via de EN-poort 260 afgegeven tweede overgangssignaal PREV over naar het logisch "hoge" niveau en gaan de via de EN-poorten 250 en 270 afgegeven eerste en derde overgangssig-nalen NEXT en MAIN naar het logisch "lage" niveau over. Wanneer het 35 tweede overgangssignaal PREV naar het logisch "hoge" niveau overgaat en de andere overgangssignalen NEXT en MAIN zich op het logisch "lage" niveau bevinden, is als gevolg hiervan het tijdstip, waarop het niveau een overgang maakt, zoals is weergegeven in fig. 3(b). Wanneer DO, D3, D6 en D9 uit de ingangsdata-items van fig. 3(b) wor- 1018502- - 10 - den geselecteerd is het in dit geval mogelijk om een stabiele bemon-steringswaarde in de een-bitsectie van de seriële data te verkrijgen.
Zoals hierboven is vermeld zal nu het in fig. 3(c) weergegeven geval, dat wil zeggen het geval waarin het derde overgangssignaal 5 MAIN wordt opgewekt, worden toegelicht. Fig. 3(c) toont het geval, waarin de fase van het ingangskloksignaal CLK en de fase van de ingangsdata S_DIN gelijk zijn. Hierbij gaat het uitgangssignaal MAIN van de OF-poort 240 en de NEN-poort 270 naar het logisch "hoge" niveau over door de uitgangssignalen main[0] tot en met main[3] van de 10 exclusieve-OF-poorten 203, 206, 209 en 212. Aangezien de werkwijze van het naar het logisch "hoge” niveau over doen gaan van het uitgangssignaal MAIN van de OF-poort 240 en de NEN-poort 270 dezelfde is als hierboven is vermeld, is een gedetailleerde beschrijving hiervan weggelaten.
15 Wanneer het tijdstip waarop het niveau een overgang maakt tus sen de aangrenzende bits, is zoals is weergegeven in fig. 3(c), is er met name een overgang in niveau tussen elk derde bit uit data-items van vier groepen van drie bits en het eerste bit van de volgende groep. Als gevolg hiervan gaat het derde overgangssignaal MAIN over 20 naar het logisch "hoge" niveau. Wanneer Dl, D4, D7 en D10 uit de in-gangsbits worden geselecteerd, wordt in dit geval de bemonsterings-waarde van het centrale gedeelte verkregen in de een-bitsectie van de seriële data.
Wanneer echter de klokskew hevig is, kunnen de overgangssigna-25 len NEXT, PREV en MAIN van fig. 2 gelijktijdig worden opgewekt. In dit geval gaan de uitgangen van de respectieve EN-poorten 250, 260 en 270 over naar het logisch "lage" niveau door middel van de geïnverteerde signalen NEXTA, PREVA en MAINA van de respectieve overgangs-signalen. Wanneer de klokskew hevig is, wordt de uitgang van de ni-30 veauovergangsdetector 120 door zichzelf teruggesteld. Aangezien de niveauovergangsdetector 120 slechts stabiele data afgeeft, is het namelijk mogelijk om foutieve werking van een dataherstelinrichting te voorkomen.
Fig. 4 is een schakelingsschema van een voorkeursuitvoerings-35 vorm van de overgangsaccumulator 130 van de in fig. 1 weergegeven inrichting. De overgangsaccumulator 130 omvat eerste, tweede en derde accumulatoren 400, 420 en 440 en een OF-poort 470, die als een terug-stelsignaal-opwekmiddel werkt. De eerste accumulator 400 ontvangt een door de niveauovergangsdetector 120 afgegeven eerste overgangssignaal 1018502- - 11 - NEXT en wekt het eerste overgangsaccumulatiesignaal NEXTA op door het accumuleren van een aantal van de eerste overgangssignalen NEXT in reactie op het ingangskloksignaal CLK. Voor deze werking omvat de eerste accumulator 400 flip-flops 401-405, OF-poorten 407-410 en EN-5 poorten 412-415. De flip-flops 401-405 van de eerste accumulator 400 worden teruggesteld in reactie op een via de OF-poort 470 afgegeven accumulatieterugstelsignaal R_ACC.
Tijdens de werking van de eerste accumulator 400 voert de OF-poort 407 een OF-bewerking op het eerste overgangssignaal NEXT en het 10 uitgangssignaal Q1 van de flip-flop 401 uit. De flip-flop 401 ontvangt het uitgangssignaal van de OF-poort 407 als de data-invoer Dl en wekt een uitgangssignaal Q1 op in reactie op het ingangskloksignaal CLK. De EN-poort 412 voert een EN-bewerking op het eerste overgangssignaal NEXT en het uitgangssignaal Q1 van de flip-flop 401 uit 15 en geeft het resultaat van de EN-bewerking af. De OF-poort 408 voert een OF-bewerking op het uitgangssignaal Q2 van de flip-flop 402 en het uitgangssignaal van de EN-poort 412 uit en voert het resultaat van de OF-bewerking toe aan de data-ingang D2 van de flip-flop 402.
De flip-flop 402 ontvangt de ingangsdata D2 en wekt een uitgangssig-20 naai Q2 in reactie op het ingangskloksignaal CLK op.
In een met de bovenstaande werkwijze vergelijkbare werkwijze voert de EN-poort 413 een EN-bewerking op het eerste overgangssignaal NEXT en het uitgangssignaal Q2 van de flip-flop 402 uit en voert het resultaat van de EN-bewerking aan de ingang van de OF-poort 409 toe. 25 Daardoor ontvangt de flip-flop 403 het uitgangssignaal van de OF-poort 407 als de data-invoer D3 en wekt een uitgangssignaal Q3 op in reactie op het ingangskloksignaal CLK. Wanneer het eerste overgangssignaal NEXT vijf maal is geaccumuleerd door middel van het herhalen van dergelijke processen, wordt het geaccumuleerde signaal als het 30 eerste overgangsaccumulatiesignaal NEXTA afgegeven.
De opbouw en werking van de in fig. 4 weergegeven tweede accumulator 420 en de derde accumulator 440 zijn gelijk aan de opbouw en werking van de eerste accumulator 410, zoals hierboven beschreven. De tweede accumulator 420 omvat flip-flops 421-425, OF-poorten 427-430 35 en EN-poorten 432-435. De derde accumulator 440 omvat flip-flops 441-445, OF-poorten 447-450 en EN-poorten 452-455. Het verschil tussen de tweede accumulator 420 en de derde accumulator 440 is, dat de ingangssignalen van de tweede accumulator 420 en de derde accumulator 440 het tweede overgangssignaal PREV respectievelijk het derde over- 1018502- - 12 - H gangssignaal MAIN zijn, en de geaccumuleerde uitgangssignalen van de tweede accumulator 420 en van de derde accumulator 440 het tweede overgangsaccumulatiesignaal PREVA respectievelijk het derde over- gangsaccumulatiesignaal MAINA zijn. Daarom is een gedetailleerde be- 5 schrijving van de opbouw en werking van de tweede accumulator en de derde accumulator weggelaten.
De OF-poort 470 van fig. 4 voert een OF-bewerking op de eerste,
tweede en derde overgangsaccumulatiesignalen NEXTA, PREVA en MAINA
I uit en geeft het resultaat van de OF-bewerking als het geaccumuleerde
10 terugstelsignaal R_ACC af. Het geaccumuleerde terugstelsignaal R_ACC
wordt opgewekt, wanneer een van de eerste tot en met de derde over- gangsaccumulatiesignalen NEXTA, PREVA en MAINA wordt opgewekt.
Fig. 5 is een stroomschema van een werkwijze van het doen wer- I ken van de overgangsaccumulator 130 volgens één aspect van de uitvin- 15 ding. De werkwijze omvat in het algemeen de stappen van het opwekken van het eerste overgangsaccumulatiesignaal NEXTA (stap 500), het op- wekken van het tweede overgangsaccumulatiesignaal PREVA (stap 510) en I het opwekken van het derde overgangsaccumulatiesignaal MAINA (stap I 520).
I 20 De werking van de overgangsaccumulator 130 zal nu in detail on- I der verwijzing naar fig. 4 en 5 worden beschreven. Tijdens het proces
van het opwekken van het eerste overgangsaccumulatiesignaal NEXTA
(stap 500) accumuleert de eerste accumulator 400 het in reactie op
I het ingangskloksignaal CLK ingevoerde eerste overgangssignaal NEXT
I 25 (stap 502). Wanneer het overgangssignaal NEXT met het logisch "hoge" I niveau wordt toegevoerd aan de in fig. 4 weergegeven eerste accumula- I tor 400, gaat de aan de flip-flop 401 toegevoerde data-invoer Dl over naar het logisch "hoge" niveau. Op dit moment wekt de flip-flop 401 I in reactie op het ingangskloksignaal CLK uitgangssignaal Q1 op het 30 logisch "hoge" niveau op. Bovendien voert de EN-poort 412 een EN-be-
I werking op het tweede optreden van het eerste overgangssignaal NEXT
en het uitgangssignaal Ql van de flip-flop 401 uit en wekt een Ιοί gisch "hoog" niveau-uitgangssignaal op. Vervolgens gaat de data-in- I gang D2 van de flip-flop 402 naar het logisch "hoge" niveau over door I 35 het uitgangssignaal van de OF-poort 408. Daardoor wekt de flip-flop 402 een logisch "hoog" niveau-uitgangssignaal Q2 in reactie op het I ingangskloksignaal CLK op. Wanneer de derde tot en met de vijfde uit- I gangssignalen NEXT via dergelijke processen worden toegevoerd, gaan I 1018502- - 13 - de uitgangssignalen Q3, Q4 en Q5 van de respectieve flip-flops 504 tot en met 405 over naar het logisch "hoge" niveau.
Verwijzend naar fig. 5, wordt daarom bepaald of het aantal opwekkingen van het eerste overgangssignaal NEXT gelijk is aan N, bij-5 voorbeeld 5 (stap 504). Deze bepaling wordt uitgevoerd door te bepalen of de uitgang van de flip-flop 405 naar het logisch "hoge" niveau overgaat. Bovendien kan de bepaling van het aantal opwekkingen N worden gedaan om volgens de toestand van het overbemonsteringsbit en het toegepaste systeem te variëren. Wanneer het aantal opwekkingen van 10 het eerste overgangssignaal NEXT 5 is (bevestigende bepaling in stap 504), wordt het eerste overgangsaccumulatiesignaal NEXTA afgegeven (stap 506) en wordt de overgangsaccumulator 130 teruggesteld door middel van het opwekken van het terugstelsignaal R_ACC (stap 508).
De werkwijze van het opwekken van het tweede overgangsaccumula-15 tiesignaal PREVA is gelijk aan de hierboven beschreven werkwijze voor het opwekken van het eerste overgangsaccumulatiesignaal NEXTA. Wanneer met name het aantal opwekkingen van het tweede overgangssignaal PREV 5 is (bevestigende bepaling in stap 514), wordt het tweede overgangsaccumulatiesignaal PREVA opgewekt (stap 516) en wordt de over-20 gangsaccumulator 130 teruggesteld (stap 518). De werkwijze van het opwekken van het derde overgangsaccumulatiesignaal MA1NA is gelijk aan de werkwijzen voor het opwekken van NEXTA en PREVA en een gedetailleerde beschrijving daarvan is weggelaten.
Wanneer één invoer van een signaal uit de eerste, tweede en 25 derde overgangssignalen NEXT, PREV en MAIN vijf maal wordt geaccumuleerd, wordt het geaccumuleerde signaal opgewekt als het overgangsaccumulatiesignaal van de overgangsaccumulator 130. Wanneer het overgangsaccumulatiesignaal wordt opgewekt, worden bovendien de accumulatoren 400, 420 en 440 gelijktijdig teruggesteld aangezien het accumu-30 latieterugstelsignaal R_ACC een overgang maakt, en ontvangen deze accumulatoren een nieuw signaal.
Fig. 6 is een schakelingsschema, dat een toestandselectieorgaan 140 van de in fig. 1 weergegeven inrichting volgens een voorkeursuitvoeringsvorm toont. Het toestandselectieorgaan 140 omvat een eerste 35 toestandsignaalgenerator 600 en een tweede toestandsignaalgenerator 650. De eerste toestandsignaalgenerator 600 voert een logische combinatie van de door de overgangsaccumulator 130 afgegeven eerste, tweede en derde overgangsaccumulatiesignalen NEXTA/PREVA/MAINA uit en geeft het resultaat van de logische combinatie als een eerste toe- (018502- I - 14 - standsignaal STATEO in reactie op het ingangskloksignaal CLK af. Om H deze logische bewerking uit te voeren omvat de eerste toestandsig- I naalgenerator 600 NOF-poorten 602 en 604 en een flip-flop 606. De NOF-poort 602 van de eerste toestandsignaalgenerator 600 voert een 5 NOF-bewerking op het uitgangssignaal van de flip-flop 606 (d.wr.z. het H eerste toestandsignaal STATEO) en het tweede overgangsaccumulatiesig- I naai PREVA uit en geeft het resultaat van de NOF-bewerking af. De NOF-poort 604 voert een NOF-bewerking op het uitgangssignaal van de NOF-poort 602, het eerste overgangsaccumulatiesignaal NEXTA en het 10 derde overgangsaccumulatiesignaal MAINA uit en geeft het resultaat I van de NOF-bewerking af. De flip-flop 606 ontvangt als invoer het I uitgangssignaal van de NOF-poort 604 en wekt in reactie op het klok- signaal CLK het toestandsignaal STATEO op.
I Verder voert de tweede toestandsignaalgenerator 650 een logi- I 15 sche combinatie van de eerste, tweede en derde overgangsaccumulatie- I signalen NEXTA/PREVA/MAINA uit en geeft het resultaat van de logische I combinatie als een tweede toestandsignaal STATE1 in reactie op het ingangskloksignaal CLK af. Om deze logische bewerking uit te voeren omvat de tweede toestandsignaalgenerator 650 NOF-poorten 652 en 654 I 20 en een flip-flop 656. De NOF-poort 652 voert een NOF-bewerking op het I uitgangssignaal van de flip-flop 656 (d.w.z. het tweede toestandsig- I naai STATE1) en het eerste overgangsaccumulatiesignaal NEXTA uit en I geeft het resultaat van de NOF-bewerking af. In fig. 6 geven het eer- I ste toestandsignaal STATEO en het tweede toestandsignaal STATE1 een I 25 door een combinatie van twee bits uitgedrukt toestandsignaal I STATE[0:1] aan.
I Fig. 7 is een toestandsdiagram, dat een werking van het in fig.
I 6 weergegeven toestandselectieorgaan 140 volgens één aspect van de I uitvinding toont. De werking van het toestandselectieorgaan 140 zal 30 in detail onder verwijzing naar fig. 6 en 7 worden beschreven. Wan- I neer het derde overgangsaccumulatiesignaal MAINA in de overgangsaccu- I mulator 130 wordt opgewekt, gaan de uitgang van de NOF-poort 604 van I de eerste toestandsignaalgenerator 600 en de uitgang van de NOF-poort I 654 van de tweede toestandsignaalgenerator 650 naar het logisch I 35 "lage" niveau. Daardoor geven de flip-flops 606 en 656 in reactie op ·.
I het kloksignaal CLK het eerste toestandsignaal STATEO en het tweede I toestandsignaal STATE1 op het logisch "lage" niveau af. Wanneer het I derde overgangsaccumulatiesignaal MAINA wordt afgegeven, wordt het I toestandsignaal STATE[0:1] ingesteld teneinde "00" te zijn. Wanneer I 1018502- - 15 - geen ander overgangsaccumulatiesignaal wordt opgewekt of wanneer het derde overgangsaccumulatiesignaal MAINA continu wordt opgewekt, blijft het toestandsignaal STATE[0:1] bovendien continu "00". Wanneer het uitgangssignaal van de overgangsaccumulator 140 vanuit het derde 5 overgangsaccumulatiesignaal MAINA overgaat in het tweede overgangsaccumulatiesignaal PREVA of in het eerste overgangsaccumulatiesignaal NEXTA, verandert het toestandsignaal STATE[0:1] van "00" in een andere waarde.
Wanneer het uitgangssignaal van de overgangsaccumulator 130 het 10 eerste overgangsaccumulatiesignaal NEXTA wordt, gaat de uitgang van de NOF-poort 604 van de eerste toestandsignaalgenerator 600 over naar het logisch "lage" niveau en het via de flip-flop 606 afgegeven eerste toestandsignaal STATE0 gaat over naar het logisch "lage" niveau. Op dit moment gaat de uitgang van de NOF-poort 652 van de tweede toe-15 standsignaalgenerator 650 naar het logisch "lage" niveau over en gaat de uitgang van de NOF-poort 654 naar het logisch "hoge" niveau over. Daardoor bevindt het via de flip-flop 656 afgegeven tweede toestandsignaal STATE1 zich op het logisch "hoge" niveau, d.w.z. heeft de waarde "1". Wanneer het eerste overgangsaccumulatiesignaal NEXTA 20 wordt opgewekt, wordt het toestandsignaal STATE[0:1] als gevolg hiervan "01". Wanneer geen ander overgangsaccumulatiesignaal wordt toegevoerd en het eerste overgangsaccumulatiesignaal NEXTA continu wordt toegevoerd, wordt bovendien het toestandsignaal STATE[0:1] gehandhaafd teneinde "01" te zijn.
25 Wanneer het uitgangssignaal van de overgangsaccumulator 130 het tweede overgangsaccumulatiesignaal PREVA is, gaat het door de eerste toestandsignaalgenerator 600 afgegeven eerste toestandsignaal STATE0 over naar het logisch "hoge" niveau en gaat het door de tweede toestandsignaalgenerator 650 afgegeven tweede toestandsignaal STATE1 30 naar het logisch "lage" niveau over. Daardoor heeft het toestandsignaal STATE[0:1] de waarde "10". Fig. 7 toont in detail de bitwaarde van het door de respectieve overgangsaccumulatiesignalen, die door de bovenvermelde werkwijze worden opgewekt, opgewekte toestandsignaal STATE[0:1] en veranderingen in de respectieve toestanden. Met name 35 wordt de overgang naar de volgende toestand uitgevoerd door het op basis van de huidige toestand opgewekte overgangsaccumulatiesignaal.
Fig. 8 is een schakelingsschema, dat een voorkeursuitvoeringsvorm van het in fig. 1 weergegeven dataselectieorgaan 150 toont. In het algemeen omvat het dataselectieorgaan 150 eerste, tweede, derde 1018502- - 16 - H en vierde selectieorganen 800, 810, 820 en 830. De selectieorganen.
800-830 selecteren bits van corresponderende posities uit de door het H drie-maal overbemonsteringsorgaan 110 afgegeven overbemonsteringsda- H ta-items, corresponderend met het door de overgangsaccumulatiesigna- 5 len NEXTA, PREVA en MAINA bepaalde toestandsignaal STATE.
Bij voorkeur omvatten de selectieorganen 800, 810, 820 en 830 I multiplexers 805, 815, 825 respectievelijk 835. Het aantal multi- plexers 805, 815, 825 en 835 is gelijk aan het aantal bits, die in parallelle data veranderd dienen te worden. In de voorbeelduitvoe- 10 ringsvorm is het aantal parallel afgegeven bits vier. De multiplexer 805 ontvangt continu drie bits DO, Dl en D2 van de door het drie-maal overbemonsteringsorgaan 110 afgegeven twaalf databits en selecteert één bit in reactie op het toestandsignaal STATE. Hierbij wordt het uitgangssignaal van de multiplexer 800 lagere bitdata P_DOUT0 onder 15 de vier bits van parallelle data. De multiplexer 815 ontvangt de vol- I gende drie bits D3, D4 en D5 en selecteert één bit uit de drie bits H in reactie op het toestandsignaal STATE. Hierbij wordt het door de I multiplexer 815 geselecteerde signaal het tweede bit P_DOUTl onder de I vier bits van parallelle data. Ook ontvangt de multiplexer 825 de I 20 data van de volgende drie bits D6, D7 en D8 en selecteert één bit uit I de drie bits in reactie op het toestandsignaal STATE. Hierbij wordt I het door de multiplexer 825 geselecteerde signaal het derde bit I P_DOUT2 onder de vier bits van parallelle data. De multiplexer 835 ontvangt de laatste drie bits D9, D10 en Dll en selecteert één bit I 25 uit de drie bits. Het uitgangssignaal van de multiplexer 835 wordt I het vierde bit, dit wil zeggen het meest significante bit P_DOUT3 on- I der de vier bits van parallelle data.
I Fig. 9 toont een werking van het dataselectieorgaan 150 volgens I één aspect van de uitvinding. In fig. 8 selecteren de respectieve I 30 multiplexers 805, 815, 825 en 835 tweede bitdata en geven deze tweede I bitdata af, wanneer het toestandsignaal STATE 00 is, selecteren eer-
I ste bitdata wanneer de twee-bitwaarde van het toestandsignaal STATE
I 10 is, en selecteren derde bitdata wanneer de twee-bitwaarde van het I toestandsignaal STATE 01 is. Meer in het bijzonder toont fig. 9 een I 35 classificatie van de met de bitwaarde van elk toestandsignaal I STATE[0:1] corresponderende uitgangsdata. Wanneer het toestandsignaal I STATE bijvoorbeeld 00 is, is het tijdstip waarop overgang in het ni- I veau tussen de respectieve bits optreedt, ingesteld teneinde "MAIN" I van fig. 3(c) te zijn. Daardoor zijn de via de respectieve multi- I 1018502 - 17 - plexers 805, 815, 825 en 835 afgegeven data Dl, D4, D7 en D10. Wanneer het toestandsignaal STATE 10 is, is het tijdstip waarop de over-gang in het niveau tussen de respectieve bits plaatsvindt, ingesteld teneinde "PREV" van fig. 3(b) te zijn. Daardoor zijn de door de mul-5 tiplexers 805,'815, 825 en 835 afgegeven data DO, D3, D6 en D9- Wanneer het toestandsignaal STATE 01 is, is het tijdstip, waarop de overgang in het niveau tussen de respectieve bits optreedt, ingesteld teneinde "NEXT" van fig. 3(a) te zijn. Daardoor zijn de door de multiplexers 805, 815, 825 en 835 afgegeven data D2, D5, D8 en Dll.
10 Fig. 10 is een stroomschema van een dataherstelwerkwijze voor het minimaliseren van fouten als gevolg van klokskew volgens één aspect van de uitvinding. De dataherstelwerkwijze van fig. 10 zal onder verwijzing naar fig. 1 tot en met 9 worden beschreven. Het drie-maal overbemonsteringsorgaan 110 overbemonstert in eenheden van K bits se-15 riële ingangsdata drie maal, bijvoorbeeld vier bits in reactie op twaalf fasekloksignalen PH_CLK (stap 900). De niveauovergangsdetector I 120 detecteert de overgang in het niveau tussen drie maal overbemon- I sterde N bits, bijvoorbeeld twaalf bitsignalen, en geeft eerste tot I en met derde overgangssignalen NEXT, PREV en MAIN op het tijdstip I 20 waarop het niveau een overgang maakt (stap 910) af. In dit stadium I accumuleert de overgangsaccumulator 130 de eerste tot en met derde I overgangssignalen NEXT, PREV en MAIN totdat het aantal opwekkingen
I van de eerste tot en met derde overgangssignalen NEXT, PREV en MAIN
I een voorafbepaald aantal is geworden (stap 920).
I 25 Vervolgens wordt in stap 930 het signaal met de grootste opwek- frequentie gedetecteerd door middel van het resultaat van het accumu- I leren van het aantal opwekkingen van de eerste tot en met derde over- I gangssignalen NEXT, PREV en MAIN (in stap 920) en corresponderende I bitdata uit de overbemonsteringsbitdata worden corresponderend met I 30 het gedetecteerde signaal geselecteerd. In stap 930 wordt het sig- naai, waarvan de opwekfrequentie hoog is, gedetecteerd door te detec- teren of één signaal uit de eerste tot en met de derde overgangsac- cumulatiesignalen NEXTA, PREVA en MAINA is opgewekt, aangezien het aantal opwekkingen van de eerste tot en met derde overgangssignalen 35 NEXT, PREV en MAIN een voorafbepaald aantal wordt.
Meer in het bijzonder wordt er bepaald of de opwekfrequentie van het eerste overgangssignaal NEXT hoog is (stap 940). Wanneer is vastgesteld, dat de opwekfrequentie van het eerste overgangssignaal NEXT hoog is (bevestigende bepaling in stap 940), selecteert het da- I 10· Η - 18 - taselectieorgaan 150 één voor één vier data-items D2, D5, D8 en Dll uit met het geaccumuleerde eerste overgangssignaal NEXT corresponde- rende drie bemonsteringsposities (stap 945). Hierbij wordt de werk-wijze van het selecteren van data bepaald op basis van de bitwaarde 5 van het door het eerste overgangsaccumulatiesignaal NEXTA opgewekte II toestandsignaal STATE. Wanneer seriële data in eenheden van vier bits wordt toegevoerd en een drie-maal overbemonstering wordt uitgevoerd, kunnen de door het dataselectieorgaan 150 afgegeven vier data-items als 3P+2-de (P is een geheel getal niet kleiner dan 0) bitdata worden 10 weergegeven, zoals in de uitvoeringsvorm van fig. 1 is weergegeven.
Indien er is vastgesteld, dat de opwekfrequentie van het eerste H overgangssignaal NEXT niet hoog is (negatieve bepaling in stap 940), H wordt bepaald of de opwekfrequentie van het tweede overgangssignaal H PREV hoog is (stap 950). Indien is vastgesteld, dat de opwekfrequen- H 15 tie van het tweede overgangssignaal PREV hoog is (bevestigende bepa- ling in stap 950), selecteert het dataselectieorgaan 150 één voor één vier data-items DO, D3, D6 en D9 uit de met het geaccumuleerde tweede overgangssignaal PREV corresponderende drie bemonsteringsposities H (stap 955). Met name kan de uitgangsdata als 3P-de data in het data- 20 selectieorgaan 150 worden weergegeven.
Indien is vastgesteld, dat de opwekfrequentie van het tweede overgangssignaal PREV niet hoog is (negatieve bepaling in stap 950), wordt bepaald of de opwekfrequentie van het derde overgangssignaal MAIN hoog is (stap 960). Indien is vastgesteld, dat de opwekfrequen- 25 tie van het derde overgangssignaal MAIN hoog is (bevestigende bepa- ling in stap 960), selecteert het dataselectieorgaan 150 vier data I Dl, D4, D7 en D10 uit de met het geaccumuleerde derde overgangssig- naai MAIN corresponderende drie bemonsteringsposities (stap 965).
I Hierbij kan de uitgangsdata als 3P+l-de bitdata worden weergegeven.
I 30 Na stap 965 geeft het dataselectieorgaan 150 vier data-items af, die I per bit via de respectieve multiplexers parallel worden afgegeven I (stap 970).
Zoals hierboven is vermeld, wordt in de uitvinding het tijd- I stip, waarop het niveau van de huidig ingevoerde data een overgang I 35 maakt, gedetecteerd volgens de voorwaarden van de klokskew en worden I de door het detectieresultaat af te geven bitdata geselecteerd. Zelfs I wanneer de klokskew wordt opgewekt, geeft de dataherstelinrichting I volgens de uitvinding bitdata in een stabiele toestand uit de drie maal bemonsterde bits af.
- 19 -
Aangezien de uitgangsdata wordt bepaald door het detecteren van de opwekfrequentie van de overgang in het niveau van het uitgangssignaal volgens de klokskew met betrekking tot de seriële ingangsdata, is het volgens de uitvinding mogelijk om de bitdata in de stabiele 5 toestand te selecteren. Daardoor is het volgens de uitvinding mogelijk om de fouten als gevolg van de klokskew, die tijdens het herstellen van de data kunnen worden opgewekt, te minimaliseren.
1018502-

Claims (21)

1. Dataherstelinrichting omvattende: een fasevergrendelde lus (PLL) voor het opwekken van een aantal fasekloksignalen, die elk een verschillende vertragingstijd ten opzichte van een kloksignaal hebben; 5 een overbemonsteringsorgaan voor het N maal overbemonsteren van seriële ingangsdata in reactie op het aantal fasekloksignalen en het parallel afgeven van een aantal databits; een niveauovergangsdetector voor het ontvangen van de door het overbemonsteringsorgaan afgegeven parallelle databits, het detecteren 10 van het tijdstip, waarop het logische niveau een overgang maakt tussen aangrenzende databits van de parallelle databits en het afgeven van het detectieresultaat als eerste tot en met M-de overgangssignalen; een overgangsaccumulator voor het accumuleren van het aantal 15 malen dat elk van de eerste tot en met M-de overgangssignalen is opgewekt en het afgeven van een met het overgangssignaal, waarvan de opwekfrequentie aan een vooraf gedefinieerde drempelwaarde voldoet, geassocieerd signaal uit de eerste tot en met M-de overgangsaccumulatiesignalen; 20 een toestandselectieorgaan voor het opwekken van een toestand- signaal in reactie op het door de overgangsaccumulator afgegeven overgangsaccumulatiesignaal, waarbij het toestandsignaal wordt gebruikt voor het selecteren van databits van corresponderende posities uit de door het overbemonsteringsorgaan afgegeven parallelle data-25 bits; en een dataselectieorgaan voor het ontvangen van de parallelle databits, het gebruiken van het toestandsignaal om uit de parallelle databits de databits met met de toestand van het toestandsignaal corresponderende bemonsteringsposities te selecteren en het parallel af-30 geven van de geselecteerde databits.
2. Dataherstelinrichting volgens conclusie 1, waarbij M 3 is.
3. Dataherstelinrichting volgens conclusie 2, waarbij de niveauovergangsdetector omvat: een overgangsdetector, die een aantal exclusieve-OF-poorten om-35 vat voor het uitvoeren van een exclusieve-OF-bewerking op twee aangrenzende bits van de door het overbemonsteringsorgaan afgegeven pa- 1.018502- rallelle databits en het opwekken van resultaten van de exclusieve-OF-bewerking als eerste, tweede en derde uitgangssignalen; en een overgangsdetectiesignaal-afgifte-eenheid voor het verwerken van de eerste, tweede en derde uitgangssignalen om de verwerkingsre-5 sultaten als de eerste tot en met derde overgangssignalen op te wekken en af te geven.
4. Dataherstelinrichting volgens conclusie 3, waarbij de over-gangsaccumulator omvat: een eerste accumulator voor het accumuleren van het eerste 10 overgangssignaal in reactie op het ingangskloksignaal en het afgeven van een eerste overgangsaccumulatiesignaal op een eerste niveau, wanneer een voorafbepaald aantal eerste overgangssignalen is geaccumuleerd; een tweede accumulator voor het accumuleren van het tweede 15 overgangssignaal in reactie op het ingangskloksignaal en het afgeven van een tweede overgangsaccumulatiesignaal op een eerste niveau, wanneer een voorafbepaald aantal tweede overgangssignalen is geaccumuleerd; een derde accumulator voor het accumuleren van het derde over-20 gangssignaal in reactie op het ingangskloksignaal en het afgeven van een derde overgangsaccumulatiesignaal op een eerste niveau, wanneer het geaccumuleerde aantal een voorafbepaald aantal is; en een terugstelsignaalgenerator voor het uitvoeren van een logi-sche-combinatiebewerking op de eerste, tweede en derde overgangsaccu-25 mulatiesignalen en het opwekken van een accumulatieterugstelsignaal voor het terugstellen van de eerste, tweede en derde accumulatoren in reactie op het resultaat van de logische-combinatiebewerking.
5. Dataherstelinrichting volgens conclusie 4, waarbij de over-gangsaccumulator een van de eerste, tweede en derde overgangssignalen 30 met de hoogste opwekfrequentie als een corresponderend signaal van de eerste, tweede en derde overgangsaccumulatiesignalen afgeeft.
6. Dataherstelinrichting volgens conclusie 4, waarbij het door het toestandselectieorgaan opgewekte toestandsignaal een eerste en tweede bit omvat, waarbij verschillende combinaties van de logische 35 niveaus van de eerste en tweede bits worden ingesteld op basis van het feit welke van de eerste, tweede en derde overgangsaccumulatiesignalen wordt opgewekt.
7. Dataherstelinrichting volgens conclusie 6, waarbij de eerste en tweede bits respectievelijk worden ingesteld op een logische "0" 1018502* I 22 I en "1", wanneer het eerste overgangsaccumulatiesignaal wordt opge- I wekt, een logische ”0" en "1" wanneer het tweede overgangsaccumula- I tiesignaal wordt opgewekt en een logische "0" en "0" wanneer het I derde overgangsaccumulatiesignaal wordt opgewekt.
8. Dataherstelinrichting volgens conclusie 7, waarbij het data- I selectieorgaan een aantal multiplexers omvat, waarbij elke multi- I plexer M bits van de door het overbemonsteringsorgaan afgegeven pa- rallelle databits ontvangt en in reactie op het toestandsignaal se- lectief één bit van de M bits afgeeft. I 10
9. Dataherstelinrichting volgens conclusie 8, waarbij, wanneer I de in het aantal multiplexers ingevoerde M bit data als 3P, 3P+1 en I 3P+2 worden weergegeven, het dataselectieorgaan de 3P+2-de bits af- I geeft wanneer het toestandsignaal "01" is, de 3P-de bits afgeeft wan- I neer het toestandsignaal "10" is, en de 3P+l-de bits afgeeft, wanneer 15 het toestandsignaal "00" is, waarbij P een geheel getal niet kleiner dan 0 is.
10. Dataherstelwerkwijze omvattende de stappen van: I (a) het als invoer ontvangen van seriële data in blokken van K bits en het uitvoeren van een M maal overbemonstering op elk blok van I 20 seriële data onder gebruikmaking van N fasekloksignalen met verschil- lende vertragingstijden om N databits parallel af te geven; (b) het detecteren van een overgang in een niveau tussen aan- I grenzende databits van de N databits en het afgeven van één signaal van eerste tot en met M_de overgangssignalen op het tijdstip van een 25 gedetecteerde niveauovergang; (c) het accumuleren van het aantal opwekkingen van elk signaal I van de eerste tot en met de M-de overgangssignalen; (d) het detecteren van het overgangssignaal waarvan de opwek- frequentie aan een vooraf gedefinieerde drempelwaarde voldoet; en 30 (e) het uit de N databits selecteren van met het gedetecteerde I overgangssignaal corresponderende K databits.
11. Dataherstelwerkwijze volgens conclusie 10, waarbij M 3 is.
12. Dataherstelwerkwijze volgens conclusie 11, waarbij K 4 is en N 12 is. H 35
13. Dataherstelwerkwijze volgens conclusie 11, verder omvat- tende de stap van het initialiseren van het accumulatieproces na het detecteren van een overgangssignaal. 1
14. Dataherstelwerkwijze volgens conclusie 11, waarbij de stap H (e) de stappen omvat van: I ·10ί85θ?- het selecteren van K overbemonsterde databits door middel van één bit van een drie-maal overbemonsteringspositie (3P+2) corresponderend met het eerste overgangssignaal, wanneer het eerste overgangs-signaal in de stap (d) is gedetecteerd; 5 het selecteren van K overbemonsterde databits door middel van één bit van een drie-maal overbemonsteringspositie (3P) corresponderend met het tweede overgangssignaal, wanneer het tweede overgangssignaal in de stap (d) is gedetecteerd; en het selecteren van K overbemonsterde databits door middel van 10 één bit van een drie-maal overbemonsteringspositie (3P+1) corresponderend met het derde overgangssignaal, wanneer het derde overgangssignaal in de stap (d) is gedetecteerd.
15. Dataherstelwerkwijze volgens conclusie 10, waarbij de stap (e) de stap omvat van het opwekken van een een voorafbepaalde waarde 15 omvattend toestandsignaal op basis van het gedetecteerde overgangssignaal in de stap (d) en het selecteren van de N databits op basis van de waarde van het toestandsignaal.
16. Door een machine leesbare programmaopslaginrichting, die concreet een programma van door de machine uitvoerbare instructies 20 omvat om werkwijzestappen voor het herstellen van data uit te voeren, waarbij de werkwijze de stappen omvat van: (a) het als invoer ontvangen van seriële data in blokken van K bits en het uitvoeren van een M maal overbemonstering op elk blok van seriële data onder gebruikmaking van N fasekloksignalen met verschil- 25 lende vertragingstijden om N databits parallel af te geven; (b) het detecteren van een overgang in een niveau tussen aangrenzende databits van de N databits en het afgeven van één signaal van eerste tot en met M-de overgangssignalen op het tijdstip van een gedetecteerde niveauovergang; 30 (c) het accumuleren van het aantal opwekkingen van elk signaal van de eerste tot en met de M-de overgangssignalen; (d) het detecteren van het overgangssignaal waarvan de opwek-frequentie aan een vooraf gedefinieerde drempelwaarde voldoet; en (e) het uit de N databits selecteren van met het gedetecteerde 35 overgangssignaal corresponderende K databits.
17. Programmaopslaginrichting volgens conclusie 16, waarbij M 3 is.
18. Programmaopslaginrichting volgens conclusie 16, verder omvattende instructies voor het uitvoeren van de stap van het initiali- 1018502- I 24 I seren van het accumulatieproces na het detecteren van een overgangs- I signaal.
19. Programmaopslaginrichting volgens conclusie 17, waarbij de I instructies voor het uitvoeren van de stap (e) instructies omvatten I 5 voor het uitvoeren van de stappen van: het selecteren van K overbemonsterde databits door middel van I één bit van een drie-maal overbemonsteringspositie (3P+2) correspon- I derend met het eerste overgangssignaal, wanneer het eerste overgangs- I signaal in de stap (d) is gedetecteerd; I 10 het selecteren van K overbemonsterde databits door middel van I één bit van een drie-maal overbemonsteringspositie (3P) corresponde- I rend met het tweede overgangssignaal, wanneer het tweede overgangs- I signaal in de stap (d) is gedetecteerd; en I het selecteren van K overbemonsterde databits door middel van I 15 één bit van een drie-maal overbemonsteringspositie (3P+1) correspon- derend met het derde overgangssignaal, wanneer het derde overgangs- I signaal in de stap (d) is gedetecteerd.
20. Programmaopslaginrichting volgens conclusie 16, waarbij de I instructies voor het uitvoeren van de stap (e) instructies omvatten H 20 voor het uitvoeren van de stappen van het opwekken van een een voor- afbepaalde waarde omvattend toestandsignaal op basis van het gedetec- H teerde overgangssignaal in de stap (d) en het selecteren van de N da- I tabits op basis van de waarde van het toestandsignaal.
21. Schakeling voor het herstellen van data, waarbij de schake- 25 ling omvat: een eerste schakeling voor het uitvoeren van een M-maal overbe- monstering op een blok van seriële, ingangsdata onder gebruikmaking van N fasekloksignalen met verschillende vertragingstijden en het pa- rallel afgeven van N databits; 30 een tweede schakeling voor het detecteren van een overgang in een niveau tussen aangrenzende databits van de N databits en het af- geven van een signaal van eerste tot en met M-de overgangssignalen op het tijdstip van een gedetecteerde niveau-overgang; een derde schakeling voor het accumuleren van het aantal opwek- 35 kingen van elk van de eerste tot en met M-de overgangssignalen; een vierde schakeling voor het detecteren van het overgangssig- naai, waarvan de opwekfrequentie aan een vooraf gedefinieerde drem- pelwaarde voldoet; en I 1018502 een vijfde schakeling voor het uit de N databits selecteren van met het gedetecteerde overgangssignaal corresponderende K databits. ! i 1018502-
NL1018502A 2000-09-02 2001-07-10 Dataherstelinrichting en werkwijze voor het minimaliseren van fouten als gevolg van klokskew. NL1018502C2 (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020000051822A KR100346837B1 (ko) 2000-09-02 2000-09-02 클럭 스큐에 의한 에러를 최소화하는 데이타 복원 장치 및그 방법
KR20000051822 2000-09-02

Publications (2)

Publication Number Publication Date
NL1018502A1 NL1018502A1 (nl) 2002-03-05
NL1018502C2 true NL1018502C2 (nl) 2004-09-22

Family

ID=19686983

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1018502A NL1018502C2 (nl) 2000-09-02 2001-07-10 Dataherstelinrichting en werkwijze voor het minimaliseren van fouten als gevolg van klokskew.

Country Status (5)

Country Link
US (1) US6959058B2 (nl)
JP (1) JP4317336B2 (nl)
KR (1) KR100346837B1 (nl)
NL (1) NL1018502C2 (nl)
TW (1) TWI243537B (nl)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10130122B4 (de) * 2001-06-22 2006-01-19 Infineon Technologies Ag Verzögerungsregelkreis
US6859107B1 (en) * 2001-09-05 2005-02-22 Silicon Image, Inc. Frequency comparator with hysteresis between locked and unlocked conditions
DE60125360D1 (de) * 2001-09-18 2007-02-01 Sgs Thomson Microelectronics Abfrageprüfgerät, das Überabtastung zur Synchronisierung verwendet
JP2003143242A (ja) * 2001-11-01 2003-05-16 Hitachi Ltd データ通信方法及びデータ通信装置
JP3671920B2 (ja) * 2001-11-15 2005-07-13 セイコーエプソン株式会社 スキュー調整回路及びスキュー調整方法
US7092466B2 (en) * 2001-12-17 2006-08-15 Broadcom Corporation System and method for recovering and deserializing a high data rate bit stream
US7792235B2 (en) * 2002-01-25 2010-09-07 Integrated Device Technology, Inc. Dynamic phase tracking using edge detection
TW567668B (en) * 2002-08-12 2003-12-21 Realtek Semiconductor Corp Data recovery system and method thereof
JP2004088386A (ja) 2002-08-27 2004-03-18 Rohm Co Ltd シリアルデータの再生回路及び再生方法
US20040117691A1 (en) * 2002-12-13 2004-06-17 George Fang Method and related device for reliably receiving a digital signal
WO2004098120A1 (ja) * 2003-05-01 2004-11-11 Mitsubishi Denki Kabushiki Kaisha クロックデータリカバリー回路
US7359458B2 (en) * 2003-07-31 2008-04-15 Analog Devices, Inc. Structures and methods for capturing data from data bit streams
US20070081498A1 (en) * 2003-11-07 2007-04-12 Mitsubishi Denki Kabushki Kaisha Mobile station, communication system, communication control method
TWI249955B (en) * 2004-06-03 2006-02-21 Realtek Semiconductor Corp An apparatus and a method for receiving a digital signal
US7292665B2 (en) * 2004-12-16 2007-11-06 Genesis Microchip Inc. Method and apparatus for reception of data over digital transmission link
JP4676792B2 (ja) * 2005-03-17 2011-04-27 株式会社リコー データリカバリ方法、データリカバリ回路、データ送受信装置及び情報処理装置
US7401246B2 (en) * 2005-06-30 2008-07-15 Intel Corporation Nibble de-skew method, apparatus, and system
JP4668750B2 (ja) * 2005-09-16 2011-04-13 富士通株式会社 データ再生回路
GB0522292D0 (en) * 2005-11-01 2005-12-07 Bancsi Pascal Data storage device
US8630382B2 (en) * 2009-03-27 2014-01-14 Freescale Semiconductor, Inc. Asynchronous data recovery methods and apparatus
JP2010251942A (ja) * 2009-04-14 2010-11-04 Thine Electronics Inc 受信装置
TWI423588B (zh) * 2010-12-23 2014-01-11 Ind Tech Res Inst 位準變遷判斷電路及其方法
KR101880655B1 (ko) 2012-04-02 2018-07-20 삼성전자주식회사 데이터 복원 회로 및 데이터 복원 방법
US10020035B2 (en) 2016-09-07 2018-07-10 Toshiba Memory Corporation Reception circuit
KR102403623B1 (ko) * 2017-08-18 2022-05-30 삼성전자주식회사 클록 신호들 사이의 스큐를 조절하도록 구성되는 전자 회로
CN115484121A (zh) * 2021-06-16 2022-12-16 中兴通讯股份有限公司 数据传输方法、装置、系统、电子设备及可读介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4189622A (en) * 1975-10-17 1980-02-19 Ncr Corporation Data communication system and bit-timing circuit
US5245637A (en) * 1991-12-30 1993-09-14 International Business Machines Corporation Phase and frequency adjustable digital phase lock logic system
EP0738057A2 (de) * 1995-04-12 1996-10-16 Siemens Aktiengesellschaft Verfahren und Anordnung zur Bitsynchronisation
EP0921654A2 (en) * 1997-12-04 1999-06-09 Nec Corporation Digital PLL circuit and signal regeneration method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3946379A (en) * 1974-05-31 1976-03-23 Rca Corporation Serial to parallel converter for data transmission
US5313496A (en) * 1990-12-26 1994-05-17 Trw Inc. Digital demodulator circuit
GB9403724D0 (en) * 1994-02-25 1994-04-13 Texas Instruments Ltd A method and apparatus for receiving a data signal and a digital filter circuit
US5714904A (en) * 1994-06-06 1998-02-03 Sun Microsystems, Inc. High speed serial link for fully duplexed data communication
US5864250A (en) * 1996-05-21 1999-01-26 Advanced Communications Devices Corporation Non-servo clock and data recovery circuit and method
US5963606A (en) * 1997-06-27 1999-10-05 Sun Microsystems, Inc. Phase error cancellation method and apparatus for high performance data recovery
US6055286A (en) * 1997-07-01 2000-04-25 Hewlett-Packard Company Oversampling rotational frequency detector
US6044121A (en) * 1997-07-22 2000-03-28 Cabletron Systems, Inc. Method and apparatus for recovery of time skewed data on a parallel bus
US6272193B1 (en) * 1999-09-27 2001-08-07 Genesis Microchip Corp. Receiver to recover data encoded in a serial communication channel

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4189622A (en) * 1975-10-17 1980-02-19 Ncr Corporation Data communication system and bit-timing circuit
US5245637A (en) * 1991-12-30 1993-09-14 International Business Machines Corporation Phase and frequency adjustable digital phase lock logic system
EP0738057A2 (de) * 1995-04-12 1996-10-16 Siemens Aktiengesellschaft Verfahren und Anordnung zur Bitsynchronisation
EP0921654A2 (en) * 1997-12-04 1999-06-09 Nec Corporation Digital PLL circuit and signal regeneration method

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
KITAZAWA M ET AL: "A BIT SYNCHRONIZATION TECHNIQUE FOR PDS OPTICAL SUBSCRIBER LOOP SYSTEMS", PROCEEDINGS OF THE LOCAL OPTICAL NETWORKS, XX, XX, 1991, pages 8.2-1 - 8.2-10, XP000614467 *
PARK J-Y ET AL: "A 1.0 GBPS CMOS OVERSAMPLING DATA RECOVERY CIRCUIT WITH FINE DELAY GENERATION METHOD", IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS, COMMUNICATIONS AND COMPUTER SCIENCES, INSTITUTE OF ELECTRONICS INFORMATION AND COMM. ENG. TOKYO, JP, vol. E83-A, no. 6, 13 July 1999 (1999-07-13), pages 1100 - 1105, XP001032162, ISSN: 0916-8508 *
YANG C-K K ET AL: "A 0.5-MUM CMOS 4.0-GBIT/S SERIAL LINK TRANSCEIVER WITH DATA RECOVERY USING OVERSAMPLING", IEEE JOURNAL OF SOLID-STATE CIRCUITS, IEEE INC. NEW YORK, US, vol. 33, no. 5, 1 May 1998 (1998-05-01), pages 713 - 721, XP000785005, ISSN: 0018-9200 *

Also Published As

Publication number Publication date
US20020027964A1 (en) 2002-03-07
TWI243537B (en) 2005-11-11
JP2002124938A (ja) 2002-04-26
NL1018502A1 (nl) 2002-03-05
KR20020018488A (ko) 2002-03-08
JP4317336B2 (ja) 2009-08-19
US6959058B2 (en) 2005-10-25
KR100346837B1 (ko) 2002-08-03

Similar Documents

Publication Publication Date Title
NL1018502C2 (nl) Dataherstelinrichting en werkwijze voor het minimaliseren van fouten als gevolg van klokskew.
US6917661B1 (en) Method, architecture and circuitry for controlling pulse width in a phase and/or frequency detector
US6373911B1 (en) Bit synchronization circuit
US7684531B2 (en) Data recovery method and data recovery circuit
US7333570B2 (en) Clock data recovery circuitry associated with programmable logic device circuitry
US5633899A (en) Phase locked loop for high speed data capture of a serial data stream
US20050147197A1 (en) Method and apparatus for acquiring a frequency without a reference clock
JPH04320109A (ja) データエツジ遷移位相判別回路
JP2002281007A (ja) 信号発生回路、クロック復元回路、検証回路、データ同期回路およびデータ復元回路
US7069481B2 (en) Data recovery circuit for minimizing power consumption by non-integer times oversampling
US20070127612A1 (en) Apparatus and method for retiming data using phase-interpolated clock signal
CA2096628C (en) Clock phase alignment
US6795514B2 (en) Integrated data clock extractor
JPH088732A (ja) エッジ・デテクタ
JP5067504B2 (ja) データ受信回路
JP3623948B2 (ja) ノイズに強いバーストモード受信装置とそのクロック信号及びデータ復元方法
JP3813151B2 (ja) 遷移検出、妥当正確認および記憶回路
US7134038B2 (en) Communication clocking conversion techniques
US20050135518A1 (en) Improvements to data recovery circuits using oversampling for isi compensation
US20030030576A1 (en) Deserializer
US7260145B2 (en) Method and systems for analyzing the quality of high-speed signals
US6218907B1 (en) Frequency comparator and PLL circuit using the same
US20070069927A1 (en) Method of transmitting a serial bit-stream and electronic transmitter for transmitting a serial bit-stream
KR100473395B1 (ko) 위상선택 방법을 이용한 2엑스-오버샘플링 클록 및 데이터복원회로
JP2001186111A (ja) ビット同期回路

Legal Events

Date Code Title Description
AD1A A request for search or an international type search has been filed
RD2N Patents in respect of which a decision has been taken or a report has been made (novelty report)

Effective date: 20040512

PD2B A search report has been drawn up
V1 Lapsed because of non-payment of the annual fee

Effective date: 20150201