JP2010251942A - 受信装置 - Google Patents

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Abstract

【課題】回路規模を小さくすることができて高速化が容易である受信装置を提供する。
【解決手段】受信装置１は、シリアルデータを受信する装置であって、サンプラ部１０、エッジ検出部２０、論理和演算部３１、タイミング決定部４０、レジスタ部５１、セレクタ部６０およびラッチ部７０を備える。エッジ検出部２０は、サンプラ部１０から出力されるデータOSD[n]を入力し、互いに隣接するデータOSD[n]とデータOSD[n+1]との排他的論理和を演算して、この排他的論理和演算の結果であるデータEDG[n]を出力する。論理和演算部３１は、エッジ検出部２０から出力されるデータEDG[n]を入力し、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を所定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG[m]を出力する。
【選択図】図１

Description

本発明は、入力されるシリアルデータを受信する装置に関するものである。
入力されるシリアルデータを受信する装置として、オーバーサンプリング技術を用いたものが知られている。このような受信装置は、シリアルデータのビットレートのＭ倍（Ｍは３以上の整数）の周波数でシリアルデータをサンプリングし、各サンプリングで得られたデータに基づいて、シリアルデータのビット遷移タイミングを決定するとともに、各ビット値を決定する。非特許文献１に記載された受信装置は、オーバーサンプリング技術を用いたものであって、速いジッタに対応するために追従の遅れを抑制することを意図して設計されたものである。
Bong-Joon Lee, Moon-Sang Hwang, Jaeha Kim, "A Quad 3.125GbpsTransceiver Cell with All-Digital Data Recovery Circuits," 2005 Symposiumon VLSI Circuits Digest of Technical Papers 24-3
しかしながら、非特許文献１に記載された受信装置は、平均化処理などに複数の加算器を使用する必要があるので、回路規模が大きく、高速化が困難である。本発明は、上記問題点を解消する為になされたものであり、回路規模を小さくすることができて高速化が容易である受信装置を提供することを目的とする。
本発明に係る受信装置は、入力されるシリアルデータを受信する装置であって、(1) シリアルデータのビットレートのＭ倍の周波数でシリアルデータをサンプリングし、第ｎ回のサンプリングで得られたデータOSD[n]を順次に出力するサンプラ部と、(2) サンプラ部から順次に出力されるデータOSD[n]を入力し、互いに隣接するデータOSD[n]とデータOSD[n+1]との排他的論理和を演算して、この排他的論理和演算の結果であるデータEDG[n]を出力するエッジ検出部と、(3) エッジ検出部から出力されるデータEDG[n]を入力し、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を所定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG[m]を出力する論理和演算部と、(4) 論理和演算部から出力されるデータEDGFLG[m]を入力し、このデータEDGFLG[m]に基づいてシリアルデータのビット遷移タイミングを決定し、このビット遷移タイミングを表すデータPHSEL[m]を出力するタイミング決定部と、(5) サンプラ部から順次に出力されるデータOSD[n]を入力し、このデータOSD[n]に所定の時間の遅延を与えた後に該データOSD[n]を順次に出力するレジスタ部と、(6) レジスタ部から順次に出力されるデータOSD[n]を入力するとともに、タイミング決定部から出力されるデータPHSEL[m]を入力して、データPHSEL[m]に基づいてデータOSD[n]のうちから選択したデータOSD[n]を出力するセレクタ部と、を備えることを特徴とする。ただし、Ｍは３以上の整数であり、ｍは０以上Ｍ未満の各整数であり、ｎは任意の整数である。
本発明に係る受信装置では、サンプラ部において、入力シリアルデータのビットレートのＭ倍の周波数で入力シリアルデータがサンプリングされ、第ｎ回のサンプリングで得られたデータOSD[n]が出力される。サンプラ部から出力されるデータOSD[n]はエッジ検出部に入力される。このエッジ検出部において、互いに隣接するデータOSD[n]とデータOSD[n+1]との排他的論理和が演算されて、この排他的論理和演算の結果であるデータEDG[n]が出力される。
エッジ検出部から出力されるデータEDG[n]は論理和演算部に入力される。この論理和演算部において、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和が所定期間に亘って演算されて、その論理和演算の結果であるデータEDGFLG[m]が出力される。論理和演算部から出力されるデータEDGFLG[m]はタイミング決定部に入力される。このタイミング決定部において、このデータEDGFLG[m]に基づいてシリアルデータのビット遷移タイミングが決定され、このビット遷移タイミングを表すデータPHSEL[m]が出力される。
サンプラ部から出力されるデータOSD[n]はレジスタ部に入力される。このレジスタ部において、このデータOSD[n]に所定の時間の遅延が与えられた後に該データOSD[n]が出力される。レジスタ部から出力されるデータOSD[n]はセレクタ部に入力される。また、タイミング決定部から出力されるデータPHSEL[m]もセレクタ部に入力される。そして、セレクタ部において、データPHSEL[m]に基づいてデータOSD[n]のうちから選択されたデータOSD[n]が出力される。
本発明に係る受信装置では、論理和演算部は、(a) エッジ検出部から出力されるデータEDG[n]を入力し、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を一定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG0[m]を出力する第１演算部と、(b) 第１演算部から出力されるデータEDGFLG0[m]を入力し、このデータEDGFLG0[m]に一定期間だけ遅延を与えたデータEDGFLG1[m]を出力する遅延部と、(c) 第１演算部から出力されるデータEDGFLG0[m]を入力し、遅延部から出力されるデータEDGFLG1[m]を入力して、これらデータEDGFLG0[m]とデータEDGFLG1[m]との論理和を演算して、その論理和演算の結果であるデータEDGFLG[m]を出力する第２演算部と、を含むのが好適である。
この場合には、タイミング決定部から出力されてセレクタ部に入力されるデータPHSEL[m] は、これに対応するサンプラ部から出力されるデータOSD[n]にだけでなく、これより前のデータOSD[n] にも基づいて決定される。
本発明に係る受信装置では、論理和演算部は、(a) エッジ検出部から出力されるデータEDG[n]を入力し、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を一定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG0[m]を出力する第１演算部と、(b) 第１演算部から出力されるデータEDGFLG0[m]を入力し、このデータEDGFLG0[m]に一定期間だけ遅延を与えたデータEDGFLG1[m]を出力する第１遅延部と、(c) 第１遅延部から出力されるデータEDGFLG1[m]を入力し、このデータEDGFLG1[m]に一定期間だけ遅延を与えたデータEDGFLG2[m]を出力する第２遅延部と、(d) 第１演算部から出力されるデータEDGFLG0[m]を入力し、第１遅延部から出力されるデータEDGFLG1[m]を入力し、第２遅延部から出力されるデータEDGFLG2[m]を入力して、これらデータEDGFLG0[m]とデータEDGFLG1[m]とデータEDGFLG2[m]との論理和を演算して、その論理和演算の結果であるデータEDGFLG[m]を出力する第２演算部と、を含むのが好適である。
この場合には、タイミング決定部から出力されてセレクタ部に入力されるデータPHSEL[m] は、これに対応するサンプラ部から出力されるデータOSD[n]にだけでなく、これより前および後のデータOSD[n] にも基づいて決定される。
本発明に係る受信装置では、タイミング決定部は、論理和演算部から出力されるデータEDGFLG[m]の分布の中央値にシリアルデータのビット遷移タイミングを決定し、このビット遷移タイミングを表すデータPHSEL[m]を出力するのが好適である。また、タイミング決定部は、論理和演算部から出力されるデータEDGFLG[m]のうち値１となるデータが２つ以上ある場合に、そのうち従前のデータPHSEL[m]が表すビット遷移タイミングに近い方にシリアルデータのビット遷移タイミングを決定し、このビット遷移タイミングを表すデータPHSEL[m]を出力するのも好適である。
本発明に係る受信装置は、加算器を使用する必要がないので、回路規模を小さくすることができて、高速化が容易である。
第１実施形態に係る受信装置１の構成を示す図である。 第１実施形態に係る受信装置１に含まれるサンプラ部１０，エッジ検出部２０，論理和演算部３１およびタイミング決定部４０それぞれの動作を説明する図である。 第１実施形態に係る受信装置１に含まれるタイミング決定部４０の動作を説明する図である。 第１実施形態に係る受信装置１に含まれるタイミング決定部４０の動作を説明する図である。 第１実施形態に係る受信装置１に含まれるタイミング決定部４０の動作を説明する図である。 第１実施形態に係る受信装置１に含まれるタイミング決定部４０の動作を説明する図である。 第１実施形態に係る受信装置１に含まれるタイミング決定部４０の動作を説明する図である。 第１実施形態に係る受信装置１に含まれるタイミング決定部４０の動作を説明する図である。 第１実施形態に係る受信装置１に含まれるタイミング決定部４０の動作を説明する図である。 第１実施形態に係る受信装置１の動作タイミングを説明する図である。 第２実施形態に係る受信装置２の構成を示す図である。 第２実施形態に係る受信装置２の動作タイミングを説明する図である。 第３実施形態に係る受信装置３の構成を示す図である。 第３実施形態に係る受信装置３の動作タイミングを説明する図である。
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る受信装置１の構成を示す図である。この図に示される受信装置１は、入力されるシリアルデータを受信する装置であって、サンプラ部１０、エッジ検出部２０、論理和演算部３１、タイミング決定部４０、レジスタ部５１、セレクタ部６０およびラッチ部７０を備える。
サンプラ部１０は、受信すべきシリアルデータを入力するとともに、そのシリアルデータのビットレートのＭ倍の周波数を有するサンプリングクロックCLK1を入力する。そして、サンプラ部１０は、サンプリングクロックCLK1が指示するタイミングでシリアルデータをサンプリングして、第ｎ回のサンプリングで得られたデータOSD[n]を順次に出力する。ここで、Ｍは３以上の整数である。また、ｎは任意の整数である。すなわち、データOSD[n+1]は、データOSD[n]のサンプリング時刻より１サンプリング周期の後にサンプリングで得られた値である。
エッジ検出部２０は、サンプラ部１０から順次に出力されるデータOSD[n]を入力する。そして、エッジ検出部２０は、互いに隣接するデータOSD[n]とデータOSD[n+1]との排他的論理和を演算して、この排他的論理和演算の結果であるデータEDG[n]を出力する。エッジ検出部２０から出力されるデータEDG[n]が値１であれば、データOSD[n]およびデータOSD[n+1]それぞれの値が互いに異なるので、データOSD[n]およびデータOSD[n+1]それぞれのサンプリング時刻の間に入力シリアルデータのビット遷移タイミングが存在する蓋然性が有ることを意味する。
論理和演算部３１は、エッジ検出部２０から出力されるデータEDG[n]を入力する。そして、論理和演算部３１は、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を所定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG[m]を出力する。ここで、ｍは０以上Ｍ未満の各整数である。
論理和演算部３１は、このような論理和演算を所定期間毎に行う。ここで、所定期間とは、入力シリアルデータの連続する複数ビット（例えば１０ビット）の期間である。例えば、値Ｍを５とすれば、入力シリアルデータの１０ビットの期間は、サンプラ部１０において連続５０回のサンプリングを行う期間に相当する。
タイミング決定部４０は、論理和演算部３１から出力されるデータEDGFLG[m]を入力する。そして、タイミング決定部４０は、このデータEDGFLG[m]に基づいて、入力シリアルデータのビット遷移タイミングを決定し、このビット遷移タイミングを表すデータPHSEL[m]を出力する。
論理和演算部３１から出力されてタイミング決定部４０に入力されるデータEDGFLG[m]が値１であれば、その値ｍが表すタイミングに入力シリアルデータのビット遷移タイミングが存在する蓋然性が有ることを意味する。一方、データEDGFLG[m]が値０であれば、その値ｍが表すタイミングに入力シリアルデータのビット遷移タイミングが存在しない蓋然性が高いことを意味する。
タイミング決定部４０は、このことを利用して、入力シリアルデータのビット遷移タイミングを決定する。タイミング決定部４０は、Ｍ個のデータPHSEL[0]〜PHSEL[M-1]のうち、入力シリアルデータのビット遷移タイミングを表す何れか１つのデータを値１とし、他の(Ｍ−１)個のデータを値０とする。
タイミング決定部４０は、データEDGFLG[m]に基づいてデータPHSEL[m]を一意的に決定してもよいし、データEDGFLG[m]および現在のデータPHSEL[m]に基づいて次のデータPHSEL[m]を決定してもよい。後者の場合、タイミング決定部４０は、いわゆる有限状態機械（finite state machine）である。
レジスタ部５１は、サンプラ部１０から順次に出力されるデータOSD[n]を入力する。そして、レジスタ部５１は、このデータOSD[n]に所定の時間の遅延を与え、その遅延付与後のデータOSD1[n]を順次に出力する。レジスタ５１がデータOSD[n]に与える遅延時間は、エッジ検出部２０，論理和演算部３１およびタイミング決定部４０においてデータOSD[n]からデータPHSEL[m]を求めるのに要する時間とされる。
セレクタ部６０は、レジスタ部５１から順次に出力されるデータOSD1[n]を入力するとともに、タイミング決定部４０から出力されるデータPHSEL[m]を入力する。そして、セレクタ部６０は、データPHSEL[m]に基づいてデータOSD1[n]のうちから選択したデータOSD1[n]を出力する。セレクタ部６０は、データPHSEL[m]が入力シリアルデータのビット遷移タイミングを表すことを利用して、連続する２つの遷移タイミングの中間にあるタイミングでサンプリングされたデータOSD1[n]を選択して出力する。ラッチ部７０は、セレクタ部６０から出力されるデータOSD1[n]を入力し、このデータを１ビット分の期間に亘って保持してデータDATAとして出力する。
なお、タイミング決定部４０、レジスタ部５１およびラッチ部７０それぞれは、入力シリアルデータの連続する複数ビット（例えば１０ビット）を単位として処理をする場合には、入力シリアルデータのビットレートの１０分の１の周波数を有するロジッククロックCLK2に同期して処理を行う。
図２は、第１実施形態に係る受信装置１に含まれるサンプラ部１０，エッジ検出部２０，論理和演算部３１およびタイミング決定部４０それぞれの動作を説明する図である。以下では、値Ｍを５として、入力シリアルデータのビットレートの５倍の周波数を有するサンプリングクロックCLK1を用い、入力シリアルデータの連続１０ビットの期間にサンプラ部１０において５０回のサンプリングを行ってデータOSD[0]〜OSD[49]を得る場合について説明する。図２において、横方向は時間を表し、縦方向は処理の流れを表す。
サンプラ部１０では、入力シリアルデータの１ビットの期間毎に５個のデータOSD[n]が得られ、入力シリアルデータの１０ビットの期間に５０個のデータOSD[0] 〜OSD[49]が得られる。以降では、OSD[0] 〜OSD[49]はOSD[49:0]と表される場合がある。サンプラ部１０から出力されるデータOSD[49:0]はエッジ検出部２０に入力される。
エッジ検出部２０では、互いに隣接するデータOSD[n]とデータOSD[n+1]との排他的論理和が演算されて、この排他的論理和演算の結果であるデータEDG[n]が出力される。すなわち、データEDG[n]は「EDG[n] ＝ OSD[n+1] xor OSD[n]」なる式で表される。ただし、ｎ＝４９の場合は、データEDG[49]は、一つ前の１０ビットの期間に得られた５０個のデータOSD[0] 〜OSD[49]のうちのデータOSD[0]を用いて、「EDG[49] ＝ OSD[0] xor OSD[49]」なる式で表される。エッジ検出部２０では、５０個のデータEDG[0]〜EDG[49]が得られる。以降では、EDG[0]〜EDG[49]はEDG[49:0]と表される場合がある。エッジ検出部２０から出力されるデータEDG[49:0]は論理和演算部３１に入力される。
論理和演算部３１では、５０個のデータEDG[49:0]に基づいて５個のデータEDGFLG[0]〜EDGFLG[4]が求められる。データEDGFLG[0]の値は、データEDG[2]，EDG[7]，EDG[12]，…，EDG[5k+2]，…，EDG[47]の各値の論理和の値である。データEDGFLG[1]の値は、データEDG[3]，EDG[8]，EDG[13]，…，EDG[5k+3]，…，EDG[48]の各値の論理和の値である。データEDGFLG[2]の値は、データEDG[4]，EDG[9]，EDG[14]，…，EDG[5k+4]，…，EDG[49]の各値の論理和の値である。データEDGFLG[3]の値は、データEDG[0]，EDG[5]，EDG[10]，…，EDG[5k]，…，EDG[45]の各値の論理和の値である。また、データEDGFLG[4]の値は、データEDG[1]，EDG[6]，EDG[11]，…，EDG[5k+1]，…，EDG[46]の各値の論理和の値である。ここで、ｋは整数である。このようにして、５個のデータEDGFLG[0]〜EDGFLG[4]が得られる。以降では、EDGFLG[0]〜EDGFLG[4]はEDGFLG[4:0]と表される場合がある。論理和演算部３１から出力されるデータEDGFLG[4:0]はタイミング決定部４０に入力される。
タイミング決定部４０では、データEDGFLG[4:0]に基づいて、ビット遷移タイミングを表すデータPHSEL[m]が決定される。以降では、PHSEL[0]〜PHSEL[4]はPHSEL[4:0]と表される場合がある。図３〜図９を用いて、有限状態機械であるタイミング決定部４０により、データEDGFLG[4:0]および現在のデータPHSEL[4:0]に基づいて次のデータPHSEL[4:0]が決定される場合について、説明する。
図３〜図９は、第１実施形態に係る受信装置１に含まれるタイミング決定部４０の動作を説明する図である。これらの図において、横軸は値ｍを示し、□印は現在のデータPHSEL[4:0]のうち値１である値ｍを示し、○印は次のデータPHSEL[4:0]のうち値１である値ｍを示す。また、以降では、例えば、データPHSEL[4:0]のうちデータPHSEL[4]のみが値１であれば、データPHSEL[4:0]の値を[10000]と表すことにする。
図３に示されるように、データEDGFLG[4:0]のうちデータEDGFLG[2]のみが値１である場合には、現在のデータPHSEL[4:0]が値[10000]であれば次のデータPHSEL[4:0]は値[01000]とされ、現在のデータPHSEL[4:0]が値[01000]，[00100]または[00010]であれば次のデータPHSEL[4:0]は値[00100]とされ、現在のデータPHSEL[4:0]が値[00001]であれば次のデータPHSEL[4:0]は値[00010]とされる。
図４に示されるように、データEDGFLG[4:0]のうちデータEDGFLG[3]およびEDGFLG[2]の２つのデータが値１である場合には、現在のデータPHSEL[4:0]が値[10000]または[01000]であれば次のデータPHSEL[4:0]は値[01000]とされ、現在のデータPHSEL[4:0]が値[00100]，[00010]または値[00001]であれば次のデータPHSEL[4:0]は値[00100]とされる。
図５に示されるように、データEDGFLG[4:0]のうちデータEDGFLG[3]〜EDGFLG[1]の３つのデータが値１である場合には、現在のデータPHSEL[4:0]が値[10000]〜[00001]の何れであっても次のデータPHSEL[4:0]は値[00100]とされる。
図６に示されるように、データEDGFLG[4:0]のうちデータEDGFLG[3]およびEDGFLG[1]の２つのデータが値１である場合には、現在のデータPHSEL[4:0]が値[10000]〜[00001]の何れであっても次のデータPHSEL[4:0]は値[00100]とされる。
図７に示されるように、データEDGFLG[4:0]のうちデータEDGFLG[4]〜EDGFLG[1]の４つのデータが値１である場合には、現在のデータPHSEL[4:0]が値[10000]または[01000]であれば次のデータPHSEL[4:0]は値[01000]とされ、現在のデータPHSEL[4:0]が値[00100]，[00010]または値[00001]であれば次のデータPHSEL[4:0]は値[00100]とされる。
図８に示されるように、データEDGFLG[4:0]の全てデータが値１である場合には、現在のデータPHSEL[4:0]がそのまま次のデータPHSEL[4:0]として維持される。
図９に示されるように、データEDGFLG[4:0]のうちデータEDGFLG[4]，EDGFLG[2]およびEDGFLG[0]の３つのデータが値１である場合には、現在のデータPHSEL[4:0]がそのまま次のデータPHSEL[4:0]として維持される。
基本的には、次のデータPHSEL[4:0]は、データEDGFLG[4:0]の分布の中央へ移動するように選択され、データEDGFLG[4:0]のうち値１となるデータが２つ以上ある場合には従前のデータPHSEL[4:0]に近い方に選択される。また、データEDGFLG[4:0]の分布の中央値が判定できない場合（図８、図９）には、現在のデータPHSEL[4:0]がそのまま次のデータPHSEL[4:0]として維持される。
このようにしてタイミング決定部４０において入力シリアルデータのビット遷移タイミングが決定され、このビット遷移タイミングを表すデータPHSEL[4:0]がタイミング決定部４０から出力されてセレクタ部６０に入力される。また、サンプラ部１０から出力されたデータOSD[49:0]はレジスタ部５１により遅延が与えられ、その遅延付与後のデータOSD1[49:0]がセレクタ部６０に入力される。
セレクタ部６０では、データPHSEL[4:0]が入力シリアルデータのビット遷移タイミングを表すことに基づいて、連続する２つの遷移タイミングの中間にあるタイミングでサンプリングされたデータOSD1[n]がデータOSD1[49:0]のうちから選択されて出力される。そして、ラッチ部７０では、セレクタ部６０から出力されるデータOSD1[n]が保持されてデータDATA[9:0]として出力される。
図１０は、第１実施形態に係る受信装置１の動作タイミングを説明する図である。この図には、ロジッククロックCLK2、サンプラ部１０から出力されるデータOSD[49:0]、レジスタ部５１から出力されるデータOSD1[49:0]、論理和演算部３１から出力されるデータEDGFLG[4:0]、タイミング決定部４０から出力されるデータPHSEL[4:0] および ラッチ部７０から出力されるデータDATA[9:0]、それぞれのタイミングが示されている。また、この図中で、ハッチで示されたデータは、共通のデータOSD[49:0]に基づいて生成されたものある。
この図に示されるように、サンプラ部１０から出力されるデータOSD[49:0]に対して、レジスタ部５１から出力されてセレクタ部６０に入力されるデータOSD1[49:0]、および、タイミング決定部４０から出力されてセレクタ部６０に入力されるデータPHSEL[4:0] は、ロジッククロックCLK2の１周期分だけ遅れる。
第１実施形態に係る受信装置１は、エッジ検出部２０による排他的論理和演算の結果に対して論理和演算部３１において論理和演算を行って、その論理和演算の結果に基づいてタイミング決定部４０においてビット遷移タイミングを決定するので、回路規模を小さくすることができて、高速化が容易である。
（第２実施形態）
図１１は、第２実施形態に係る受信装置２の構成を示す図である。この図に示される受信装置２は、入力されるシリアルデータを受信する装置であって、サンプラ部１０、エッジ検出部２０、論理和演算部３２、タイミング決定部４０、レジスタ部５１、セレクタ部６０およびラッチ部７０を備える。
図１に示された第１実施形態に係る受信装置１の構成と比較すると、この図１１に示される第２実施形態に係る受信装置２は、論理和演算部３１に替えて論理和演算部３２を備える点で相違している。
論理和演算部３２は、第１演算部３２１、遅延部３２２および第２演算部３２３を含む。第１演算部３２１は、第１実施形態における論理和演算部３１と同様に、エッジ検出部２０から出力されるデータEDG[n]を入力し、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を一定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG0[m]を出力する。
遅延部３２２は、第１演算部３２１から出力されるデータEDGFLG0[m]を入力し、このデータEDGFLG0[m]に一定期間だけ遅延を与えたデータEDGFLG1[m]を出力する。第２演算部３２３は、第１演算部３２１から出力されるデータEDGFLG0[m]を入力するとともに、遅延部３２２から出力されるデータEDGFLG1[m]を入力する。そして、第２演算部３２３は、これらデータEDGFLG0[m]とデータEDGFLG1[m]との論理和を演算して、その論理和演算の結果であるデータEDGFLG[m]をタイミング決定部４０へ出力する。
図１２は、第２実施形態に係る受信装置２の動作タイミングを説明する図である。この図には、ロジッククロックCLK2、サンプラ部１０から出力されるデータOSD[49:0]、レジスタ部５１から出力されるデータOSD1[49:0]、第１演算部３２１から出力されるデータEDGFLG0[4:0]、遅延部３２２から出力されるデータEDGFLG1[4:0]、第２演算部３２３から出力されるデータEDGFLG[4:0]、タイミング決定部４０から出力されるデータPHSEL[4:0] および ラッチ部７０から出力されるデータDATA[9:0]、それぞれのタイミングが示されている。また、この図中で、ハッチで示されたデータは、共通のデータOSD[49:0]に基づいて生成されたものある。
この図に示されるように、タイミング決定部４０から出力されてセレクタ部６０に入力されるデータPHSEL[4:0] は、これに対応するサンプラ部１０から出力される１０ビット分のデータOSD[49:0]にだけでなく、これより前の１０ビット分のデータOSD[49:0] にも基づいて決定される。
したがって、第２実施形態に係る受信装置２は、第１実施形態に係る受信装置１が奏する効果と同様の効果を奏することに加えて、より安定してビット遷移タイミングを決定することができる。
（第３実施形態）
図１３は、第３実施形態に係る受信装置３の構成を示す図である。この図に示される受信装置３は、入力されるシリアルデータを受信する装置であって、サンプラ部１０、エッジ検出部２０、論理和演算部３３、タイミング決定部４０、レジスタ部５１、レジスタ部５２、セレクタ部６０およびラッチ部７０を備える。
図１に示された第１実施形態に係る受信装置１の構成と比較すると、この図１３に示される第３実施形態に係る受信装置３は、論理和演算部３１に替えて論理和演算部３３を備える点で相違し、また、レジスタ部５１に加えてレジスタ部５２をも備えている点で相違している。
論理和演算部３３は、第１演算部３３１、第１遅延部３３２、第２遅延部３３３および第２演算部３３４を含む。第１演算部３３１は、第１実施形態における論理和演算部３１と同様に、エッジ検出部２０から出力されるデータEDG[n]を入力し、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を一定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG0[m]を出力する。
第１遅延部３３２は、第１演算部３３１から出力されるデータEDGFLG0[m]を入力し、このデータEDGFLG0[m]に一定期間だけ遅延を与えたデータEDGFLG1[m]を出力する。第２遅延部３３３は、第１遅延部３３２から出力されるデータEDGFLG1[m]を入力し、このデータEDGFLG1[m]に一定期間だけ遅延を与えたデータEDGFLG2[m]を出力する。
第２演算部３３４は、第１演算部３３１から出力されるデータEDGFLG0[m]を入力し、第１遅延部３３２から出力されるデータEDGFLG1[m]を入力し、また、第２遅延部３３３から出力されるデータEDGFLG2[m]を入力する。そして、第２演算部３３４は、これらデータEDGFLG0[m]とデータEDGFLG1[m]とデータEDGFLG2[m]との論理和を演算して、その論理和演算の結果であるデータEDGFLG[m]をタイミング決定部４０へ出力する。
レジスタ部５２は、レジスタ部５１が与える遅延と同じ遅延を、レジスタ部５１から出力されるデータOSD1[n]に与えて、その遅延付与後のデータOSD2[n]をセレクタ部７０へ出力する。
図１４は、第３実施形態に係る受信装置３の動作タイミングを説明する図である。この図には、ロジッククロックCLK2、サンプラ部１０から出力されるデータOSD[49:0]、レジスタ部５１から出力されるデータOSD1[49:0]、レジスタ部５２から出力されるデータOSD2[49:0]、第１演算部３３１から出力されるデータEDGFLG0[4:0]、第１遅延部３３２から出力されるデータEDGFLG1[4:0]、第２遅延部３３３から出力されるデータEDGFLG2[4:0]、第２演算部３３４から出力されるデータEDGFLG[4:0]、タイミング決定部４０から出力されるデータPHSEL[4:0] および ラッチ部７０から出力されるデータDATA[9:0]、それぞれのタイミングが示されている。また、この図中で、ハッチで示されたデータは、共通のデータOSD[49:0]に基づいて生成されたものある。
この図に示されるように、タイミング決定部４０から出力されてセレクタ部６０に入力されるデータPHSEL[4:0] は、これに対応するサンプラ部１０から出力される１０ビット分のデータOSD[49:0]にだけでなく、これより前および後の各１０ビット分のデータOSD[49:0] にも基づいて決定される。
したがって、第３実施形態に係る受信装置３は、第１実施形態に係る受信装置１が奏する効果と同様の効果を奏することに加えて、より安定してビット遷移タイミングを決定することができる。
１〜３…受信装置、１０…サンプラ部、２０…エッジ検出部、３１〜３３…論理和演算部、４０…タイミング決定部、５１，５２…レジスタ部、６０…セレクタ部、７０…ラッチ部。

Claims (5)

  1. 入力されるシリアルデータを受信する装置であって、
    前記シリアルデータのビットレートのＭ倍の周波数で前記シリアルデータをサンプリングし、第ｎ回のサンプリングで得られたデータOSD[n]を順次に出力するサンプラ部と、
    前記サンプラ部から順次に出力されるデータOSD[n]を入力し、互いに隣接するデータOSD[n]とデータOSD[n+1]との排他的論理和を演算して、この排他的論理和演算の結果であるデータEDG[n]を出力するエッジ検出部と、
    前記エッジ検出部から出力されるデータEDG[n]を入力し、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を所定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG[m]を出力する論理和演算部と、
    前記論理和演算部から出力されるデータEDGFLG[m]を入力し、このデータEDGFLG[m]に基づいて前記シリアルデータのビット遷移タイミングを決定し、このビット遷移タイミングを表すデータPHSEL[m]を出力するタイミング決定部と、
    前記サンプラ部から順次に出力されるデータOSD[n]を入力し、このデータOSD[n]に所定の時間の遅延を与えた後に該データOSD[n]を順次に出力するレジスタ部と、
    前記レジスタ部から順次に出力されるデータOSD[n]を入力するとともに、前記タイミング決定部から出力されるデータPHSEL[m]を入力して、データPHSEL[m]に基づいてデータOSD[n]のうちから選択したデータOSD[n]を出力するセレクタ部と、
    を備えることを特徴とする受信装置（ただし、Ｍは３以上の整数、ｍは０以上Ｍ未満の各整数、ｎは任意の整数）。
  2. 前記論理和演算部が、
    前記エッジ検出部から出力されるデータEDG[n]を入力し、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を一定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG0[m]を出力する第１演算部と、
    前記第１演算部から出力されるデータEDGFLG0[m]を入力し、このデータEDGFLG0[m]に前記一定期間だけ遅延を与えたデータEDGFLG1[m]を出力する遅延部と、
    前記第１演算部から出力されるデータEDGFLG0[m]を入力し、前記遅延部から出力されるデータEDGFLG1[m]を入力して、これらデータEDGFLG0[m]とデータEDGFLG1[m]との論理和を演算して、その論理和演算の結果であるデータEDGFLG[m]を出力する第２演算部と、
    を含むことを特徴とする請求項１に記載の受信装置。
  3. 前記論理和演算部が、
    前記エッジ検出部から出力されるデータEDG[n]を入力し、基準値をｎ０として差(ｎ−ｎ０)を値Ｍで除算したときの剰余がｍとなる各ｎについてのデータEDG[n]の論理和を一定期間に亘って演算して、その論理和演算の結果であるデータEDGFLG0[m]を出力する第１演算部と、
    前記第１演算部から出力されるデータEDGFLG0[m]を入力し、このデータEDGFLG0[m]に前記一定期間だけ遅延を与えたデータEDGFLG1[m]を出力する第１遅延部と、
    前記第１遅延部から出力されるデータEDGFLG1[m]を入力し、このデータEDGFLG1[m]に前記一定期間だけ遅延を与えたデータEDGFLG2[m]を出力する第２遅延部と、
    前記第１演算部から出力されるデータEDGFLG0[m]を入力し、前記第１遅延部から出力されるデータEDGFLG1[m]を入力し、前記第２遅延部から出力されるデータEDGFLG2[m]を入力して、これらデータEDGFLG0[m]とデータEDGFLG1[m]とデータEDGFLG2[m]との論理和を演算して、その論理和演算の結果であるデータEDGFLG[m]を出力する第２演算部と、
    を含むことを特徴とする請求項１に記載の受信装置。
  4. 前記タイミング決定部が、前記論理和演算部から出力されるデータEDGFLG[m]の分布の中央値に前記シリアルデータのビット遷移タイミングを決定し、このビット遷移タイミングを表すデータPHSEL[m]を出力する、ことを特徴とする請求項１に記載の受信装置。
  5. 前記タイミング決定部が、前記論理和演算部から出力されるデータEDGFLG[m]のうち値１となるデータが２つ以上ある場合に、そのうち従前のデータPHSEL[m]が表すビット遷移タイミングに近い方に前記シリアルデータのビット遷移タイミングを決定し、このビット遷移タイミングを表すデータPHSEL[m]を出力する、ことを特徴とする請求項１に記載の受信装置。
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