CN102396177A - 接收装置 - Google Patents

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Abstract

接收装置(1)是接收将所输入的串行数据的装置，其具备：取样器部(10)、边缘检测部(20)、“或”运算部(31)、定时决定部(40)、寄存器部(51)、选择器部(60)及锁存部(70)。边缘检测部(20)输入从取样器部(10)所输出的数据OSD[n]，运算出彼此相邻的数据OSD[n]与数据OSD[n+1]的“异或”值，并输出该“异或”运算的结果亦即数据EDG[n]。“或”运算部(31)输入从边缘检测部(20)所输出的数据EDG[n]，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔预定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG[m]输出。

Description

接收装置
技术领域
本发明涉及接收所输入的串行数据的装置。
背景技术
作为接收所输入的串行数据的装置，使用过取样技术的装置为人所熟知。此种接收装置是以串行数据的位速率的M倍(M是3以上的整数)的频率来将串行数据进行取样，基于各取样所得到的数据，来决定串行数据的位迁移定时，并且决定各位值。非专利文献1中所记载的接收装置是使用过取样技术，为了支持快速颤动(jitter)而意图抑制追随的延迟所设计而成的。
[先前技术文献]
[非专利文献]
[非专利文献1]Bong-Joon Lee，Moon-Sang Hwang，Jaeha Kim，″A Quad 3.125GbpsTransceiver Cell with All-Digital Data Recovery Circuits，″2005Symposiumon VLSICircuits Digest of Technical Papers 24-3
【发明内容】
[发明所欲解决的课题]
然而，非专利文献1中所记载的接收装置由于在平均化处理等中必须要使用多个加法器，因此电路规模庞大，难以高速化。本发明是为了解决上记问题点而研发，目的在于提供一种可缩小电路规模而容易高速化的接收装置。
[用以解决课题的手段]
本发明所述的接收装置接收所输入的串行数据，其特征在于，具备：(1)取样器部，其以串行数据的位速率的M倍的频率而对串行数据进行取样，并将第n次取样所得的数据OSD[n]依序输出；(2)边缘检测部，其输入从取样器部所依序输出的数据OSD[n]，运算出彼此相邻的数据OSD[n]与数据OSD[n+1]的“异或”值，将该“异或”运算的结果亦即数据EDG[n]输出；(3)“或”运算部，其输入从边缘检测部所输出的数据EDG[n]，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔预定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG[m]输出；(4)定时决定部，其输入从“或”运算部所输出的数据EDGFLG[m]，基于该数据EDGFLG[m]而决定串行数据的位迁移定时，将表示该位迁移定时的数据PHSEL[m]输出；(5)寄存器部，其输入从取样器部所依序输出的数据OSD[n]，对该数据OSD[n]赋予了预定时间的延迟后，将该数据OSD[n]依序输出；(6)选择器部，其输入从寄存器部所依序输出的数据OSD[n]，并且输入从定时决定部所输出的数据PHSEL[m]，输出基于数据PHSEL[m]而从数据OSD[n]中选择出来的数据OSD[n]。其中，M是3以上的整数，m是0以上而小于M的各整数，n是任意的整数。
在本发明所述的接收装置中，在取样器部中，以输入串行数据的位速率的M倍的频率而对输入串行数据进行取样，并将第n次取样所得的数据OSD[n]予以输出。从取样器部所输出的数据OSD[n]被输入至边缘检测部。在该边缘检测部中，运算彼此相邻的数据OSD[n]与数据OSD[n+1]的“异或”值，输出该“异或”运算的结果亦即数据EDG[n]。
从边缘检测部所输出的数据EDG[n]被输入至“或”运算部。在该”或”运算部中，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔预定期间运算数据EDG[n]的“或”值，输出该“或”运算的结果亦即数据EDGFLG[m]。从“或”运算部所输出的数据EDGFLG[m]被输入至定时决定部。在该定时决定部中，基于该数据EDGFLG[m]而决定串行数据的位迁移定时，输出表示该位迁移定时的数据PHSEL[m]。
从取样器部所输出的数据OSD[n]被输入至寄存器部。在该寄存器部中，对该数据OSD[n]赋予了预定时间的延迟后，输出该数据OSD[n]。从寄存器部所输出的数据OSD[n]被输入至选择器部。又，从定时决定部所输出的数据PHSEL[m]也被输入至选择器部。然后，在选择器部中，输出基于数据PHSEL[m]而从数据OSD[n]的中选择出来的数据OSD[n]。
在本发明所述的接收装置中，优选的是，“或”运算部包括：(a)第1运算部，其输入从边缘检测部所输出的数据EDG[n]，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔一定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG0[m]输出；(b)延迟部，其输入从第1运算部所输出的数据EDGFLG0[m]，而输出对该数据EDGFLG0[m]赋予了一定期间的延迟后的数据EDGFLG1[m]；(c)第2运算部，其输入从第1运算部所输出的数据EDGFLG0[m]，并输入从延迟部所输出的数据EDGFLG1[m]，运算出这些数据EDGFLG0[m]与数据EDGFLG1[m]的“或”值，将该“或”运算的结果亦即数据EDGFLG[m]输出。
此情况下，从定时决定部所输出而被输入至选择器部的数据PHSEL[m]是不只是基于从对应于其的取样器部所输出的数据OSD[n]，还基于比其更前面的数据OSD[n]而决定的。
在本发明所述的接收装置中，优选的是，“或”运算部包括：(a)第1运算部，其输入从边缘检测部所输出的数据EDG[n]，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔一定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG0[m]输出；(b)第1延迟部，其输入从第1运算部所输出的数据EDGFLG0[m]，而输出对该数据EDGFLG0[m]赋予了一定期间的延迟后的数据EDGFLG1[m]；(c)第2延迟部，其输入从第1延迟部所输出的数据EDGFLG1[m]，而输出对该数据EDGFLG1[m]赋予了一定期间的延迟后的数据EDGFLG2[m]；(d)第2运算部，其输入从第1运算部所输出的数据EDGFLG0[m]，并输入从第1延迟部所输出的数据EDGFLG1[m]，并输入从第2延迟部所输出的数据EDGFLG2[m]，而运算出这些数据EDGFLG0[m]与数据EDGFLG1[m]与数据EDGFLG2[m]的“或”值，输出该“或”运算的结果亦即数据EDGFLG[m]。
此情况下，从定时决定部所输出而被输入至选择器部的数据PHSEL[m]是不只是基于从对应于其的取样器部所输出的数据OSD[n]，还基于比其更前面及后面的数据OSD[n]而决定的。
在本发明所述的接收装置中，优选的是，定时决定部将串行数据的位迁移定时决定成从“或”运算部所输出的数据EDGFLG[m]的分布的中央值，并输出表示该位迁移定时的数据PHSEL[m]。又，优选的是，定时决定部在从“或”运算部所输出的数据EDGFLG[m]当中的为值1的数据有2个以上的情况下，将串行数据的位迁移定时决定成其中靠近从前的数据PHSEL[m]所表示的位迁移定时的定时，并输出表示该位迁移定时的数据PHSEL[m]。
[发明效果]
本发明的接收装置因为不需要使用加法器，因此可缩小电路规模，容易高速化。
附图说明
图1是第1实施方式所述的接收装置1的构成的图示。
图2是第1实施方式所述的接收装置1中所含的取样器部10、边缘检测部20、“或”运算部31及定时决定部40各自的动作的说明图。
图3是第1实施方式所述的接收装置1中所含的定时决定部40的动作的说明图。
图4是第1实施方式所述的接收装置1中所含的定时决定部40的动作的说明图。
图5是第1实施方式所述的接收装置1中所含的定时决定部40的动作的说明图。
图6是第1实施方式所述的接收装置1中所含的定时决定部40的动作的说明图。
图7是第1实施方式所述的接收装置1中所含的定时决定部40的动作的说明图。
图8是第1实施方式所述的接收装置1中所含的定时决定部40的动作的说明图。
图9是第1实施方式所述的接收装置1中所含的定时决定部40的动作的说明图。
图10是第1实施方式所述的接收装置1的动作时序的说明图。
图11是第2实施方式所述的接收装置2的构成的图示。
图12是第2实施方式所述的接收装置2的动作时序的说明图。
图13是第3实施方式所述的接收装置3的构成的图示。
图14是第3实施方式所述的接收装置3的动作时序的说明图。
具体实施方式
以下，参照附图，详细说明用以实施本发明的方式。此外，于图面的说明中，同一要素标示同一符号，并省略重述说明。
(第1实施方式)
图1是第1实施方式所述的接收装置1的构成的图示。该图所示的接收装置1是接收所输入的串行数据的装置，具备：取样器部10、边缘检测部20、“或”运算部31、定时决定部40、寄存器部51、选择器部60及锁存部70。
取样器部10输入应接收的串行数据，并且输入具有该串行数据的位速率的M倍的频率的取样时钟CLK1。然后，取样器部10按照取样时钟CLK1所指示的定时，将串行数据进行取样，然后将第n次取样所得的数据OSD[n]依序输出。此处，M是3以上的整数。又，n是任意的整数。亦即，数据OSD[n+1]是在比数据OSD[n]的取样时刻晚1取样周期后通过取样所得到的值。
边缘检测部20输入从取样器部10所依序输出的数据OSD[n]。然后，边缘检测部20运算出彼此相邻的数据OSD[n]与数据OSD[n+1]的逻辑“异或”值，将该逻辑“异或”运算的结果亦即数据EDG[n]予以输出。若从边缘检测部20所输出的数据EDG[n]是值1，则数据OSD[n]及数据OSD[n+1]各自的值彼此互异，因此意味着在数据OSD[n]及数据OSD[n+1]各自的取样时刻之间存在输入串行数据的位迁移定时的可能性。
“或”运算部31输入从边缘检测部20所输出的数据EDG[n]。然后，“或”运算部31将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，每隔预定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG[m]输出。此处，m是0以上而未满M的各整数。
“或”运算部31每隔预定期间就会进行此种“或”运算。此处，所谓预定期间，是输入串行数据的连续的多位(例如10位)的期间。例如，若令值M为5，则输入串行数据的10位的期间相当于在取样器部10中连续进行50次取样的期间。
定时决定部40输入从“或”运算部31所输出的数据EDGFLG[m]。然后，定时决定部40基于该数据EDGFLG[m]，而决定输入串行数据的位迁移定时，将表示该位迁移定时的数据PHSEL[m]予以输出。
若从“或”运算部31输出而被输入至定时决定部40的数据EDGFLG[m]为值1，则意味着在该值m所表示的定时中存在输入串行数据的位迁移定时的可能性。另一方面，若数据EDGFLG[m]是值0，则意味着在该值m所表示的定时中不存在输入串行数据的位迁移定时的可能性很高。
定时决定部40利用此种情况，来决定输入串行数据的位迁移定时。定时决定部40把M个数据PHSEL[0]～PHSEL[M-1]当中的表示输入串行数据的位迁移定时的任1个数据设成值1，并把其它(M-1)个数据设成值0。
定时决定部40可以基于数据EDGFLG[m]而唯一决定数据PHSEL[m]，也可基于数据EDGFLG[m]及目前的数据PHSEL[m]来决定下个数据PHSEL[m]。后者的情况下，定时决定部40是为所谓的有限状态机械(finite state machine)。
寄存器部51输入从取样器部10依序输出的数据OSD[n]。然后，寄存器部51对该数据OSD[n]赋予预定时间的延迟，将该赋予延迟后的数据OSD1[n]依序输出。寄存器部51赋予数据OSD[n]的延迟时间是在边缘检测部20、“或”运算部31及定时决定部40中由数据OSD[n]求出数据PHSEL[m]所需的时间。
选择器部60输入从寄存器部51所依序输出的数据OSD1[n]，并且还输入从定时决定部40所输出的数据PHSEL[m]。然后，选择器部60输出基于数据PHSEL[m]而从数据OSD1[n]中所选择出来的数据OSD1[n]。选择器部60利用数据PHSEL[m]表示输入串行数据的位迁移定时的情况，而选择在位于连续2个迁移定时的中间的定时所取样到的数据OSD1[n]并输出。锁存部70输入从选择器部60所输出的数据OSD1[n]，将该数据保持1位的期间后作为数据DATA输出。
此外，在定时决定部40、寄存器部51及锁存部70分别以输入串行数据的连续多位(例如10位)为单位来进行处理时，与具有输入串行数据的位速率的10分之1的频率的逻辑时钟CLK2同步来进行处理。
图2是第1实施方式所述的接收装置1中所含的取样器部10、边缘检测部20、“或”运算部31及定时决定部40各自的动作的说明图。以下说明将值M设成5，使用具有输入串行数据的位速率的5倍频率的取样时钟CLK1，在输入串行数据的连续10位的期间内，在取样器部10中进行50次取样而获得数据OSD[0]～OSD[49]时的情形。在图2中，横方向表示时间，纵方向表示处理的流程。
在取样器部10中，在输入串行数据的每个1位的期间，都取得5个数据OSD[n]，在输入串行数据的10位的期间中会取得50个数据OSD[0]～OSD[49]。以下，OSD[0]～OSD[49]有时候表示成OSD[49:0]。从取样器部10所输出的数据OSD[49:0]被输入至边缘检测部20。
在边缘检测部20中，运算彼此相邻的数据OSD[n]与数据OSD[n+1]的逻辑“异或”值，该逻辑“异或”运算的结果亦即数据EDG[n]会被输出。亦即，数据EDG[n]是可用「EDG[n]＝OSD[n+1]xor OSD[n]」的式子来表示。其中，当n＝49时，数据EDG[49]是使用前一个的10位期间内所得到的50个数据OSD[0]～OSD[49]当中的数据OSD[0]，而用「EDG[49]＝OSD[0]xor OSD[49]」的式子来表示。在边缘检测部20中，获得50个数据EDG[0]～EDG[49]。以下，EDG[0]～EDG[49]有时候表示成EDG[49:0]。从边缘检测部20所输出的数据EDG[49:0]被输入至“或”运算部31。
在“或”运算部31中，基于50个数据EDG[49:0]而求出5个数据EDGFLG[0]～EDGFLG[4]。数据EDGFLG[0]的值是数据EDG[2]，EDG[7]，EDG[12]，...，EDG[5k+2]，...，EDG[47]的各值的“或”值。数据EDGFLG[1]的值是数据EDG[3]，EDG[8]，EDG[13]，...，EDG[5k+3]，...，EDG[48]的各值的“或”值。数据EDGFLG[2]的值是数据EDG[4]，EDG[9]，EDG[14]，...，EDG[5k+4]，...，EDG[49]的各值的“或”值。数据EDGFLG[3]的值是数据EDG[0]，EDG[5]，EDG[10]，...，EDG[5k]，...，EDG[45]的各值“或”值。又，数据EDGFLG[4]的值是数据EDG[1]，EDG[6]，EDG[11]，...，EDG[5k+1]，...，EDG[46]的各值的“或”值。此处，k是整数。如此一来，就获得5个数据EDGFLG[0]～EDGFLG[4]。以下，EDGFLG[0]～EDGFLG[4]有时候表示成EDGFLG[4:0]。从“或”运算部31所输出的数据EDGFLG[4:0]被输入至定时决定部40。
在定时决定部40中，基于数据EDGFLG[4:0]，来决定表示位迁移定时用的数据PHSEL[m]。以下，PHSEL[0]～PHSEL[4]有时候表示成PHSEL[4:0]。使用图3～图9，说明藉由有限状态机械的定时决定部40基于数据EDGFLG[4:0]及目前的数据PHSEL[4:0]来决定下个数据PHSEL[4:0]的情形。
图3～图9是第1实施方式所述的接收装置1中所含的定时决定部40的动作的说明图。在这些图中，横轴是表示值m，□记号是表示目前的数据PHSEL[4:0]当中为值1的值m，○记号是表示下个数据PHSEL[4:0]当中为值1的值m。又，以下，例如如果数据PHSEL[4:0]当中仅数据PHSEL[4]是值1，则将数据PHSEL[4:0]的值表示成[10000]。
如图3所示，当数据EDGFLG[4:0]中的仅数据EDGFLG[2]是值1的情况下，若目前的数据PHSEL[4:0]是值[10000]则下个数据PHSEL[4:0]被设成值[01000]，若目前的数据PHSEL[4:0]是值[01000]、[00100]或[00010]则下个数据PHSEL[4:0]被设成值[00100]，若目前的数据PHSEL[4:0]是值[00001]则下个数据PHSEL[4:0]被设成值[00010]。
如图4所示，当数据EDGFLG[4:0]中的数据EDGFLG[3]及EDGFLG[2]这2个数据是值1的情况下，若目前的数据PHSEL[4:0]是值[10000]或[01000]则下个数据PHSEL[4:0]被设成值[01000]，若目前的数据PHSEL[4:0]是值[00100]、[00010]或值[00001]则下个数据PHSEL[4:0]被设成值[00100]。
如图5所示，当数据EDGFLG[4:0]中的数据EDGFLG[3]～EDGFLG[1]这3个数据是值1的情况下，则无论目前的数据PHSEL[4:0]是值[10000]～[00001]中的哪一个，下个数据PHSEL[4:0]都被设成值[00100]。
如图6所示，当数据EDGFLG[4:0]中的数据EDGFLG[3]及EDGFLG[1]这2个数据是值1的情况下，则无论目前的数据PHSEL[4:0]是值[10000]～[00001]中的哪一个，下个数据PHSEL[4:0]都被设成值[00100]。
如图7所示，当数据EDGFLG[4:0]中的数据EDGFLG[4]～EDGFLG[1]这4个数据是值1的情况下，若目前的数据PHSEL[4:0]是值[10000]或[01000]则下个数据PHSEL[4:0]被设成值[01000]，若目前的数据PHSEL[4:0]是值[00100]、[00010]或值[00001]则下个数据PHSEL[4:0]被设成值[00100]。
如图8所示，当数据EDGFLG[4:0]的全部数据都是值1的情况下，则目前的数据PHSEL[4:0]维持不变而直接成为下个数据PHSEL[4:0]。
如图9所示，当数据EDGFLG[4:0]中的数据EDGFLG[4]、EDGFLG[2]及EDGFLG[0]这3个数据是值1的情况下，则目前的数据PHSEL[4:0]维持不变而直接成为下个数据PHSEL[4:0]。
基本上，下个数据PHSEL[4:0]被选择成往数据EDGFLG[4:0]的分布的中央移动，当数据EDGFLG[4:0]中的为值1的数据有2个以上时，则选择较接近从前的数据PHSEL[4:0]者。又，当数据EDGFLG[4:0]的分布的中央值无法判定时(图8、图9)，则将目前的数据PHSEL[4:0]维持成为下个数据PHSEL[4:0]。
如此一来，在定时决定部40中，决定输入串行数据的位迁移定时，表示该位迁移定时的数据PHSEL[4:0]从定时决定部40输出，而被输入至选择器部60。又，从取样器部10所输出的数据OSD[49:0]被寄存器部51赋予延迟，该赋予延迟后的数据OSD1[49:0]被输入至选择器部60。
在选择器部60中，基于数据PHSEL[4:0]表示输入串行数据的位迁移定时的情况，而将在位于连续2个迁移定时的中间的定时所取样到的数据OSD1[n]从数据OSD1[49:0]中选择出来而输出。然后，在锁存部70中，保持从选择器部60所输出的数据OSD1[n]，然后作为数据DATA[9:0]输出。
图10是第1实施方式所述的接收装置1的动作定时的说明图。在此图中，分别示出了逻辑时钟CLK2、从取样器部10所输出的数据OSD[49:0]、从寄存器部51所输出的数据OSD1[49:0]、从“或”运算部31所输出的数据EDGFLG[4:0]、从定时决定部40所输出的数据PHSEL[4:0]及从锁存部70所输出的数据DATA[9:0]各自的定时。又，在该图中，以斜线所表示的数据是基于共同的数据OSD[49:0]所生成的。
如该图所示，相对于从取样器部10所输出的数据OSD[49:0]，从寄存器部51所输出而被输入至选择器部60的数据OSD1[49:0]、及从定时决定部40所输出而被输入至选择器部60的数据PHSEL[4:0]被延迟了逻辑时钟CLK2的1个周期的量。
第1实施方式所述的接收装置1对于边缘检测部20所作的“异或”运算的结果，在“或”运算部31中进行“或”运算，基于该“或”运算的结果而在定时决定部40中决定位迁移定时，因此可缩小电路规模，容易高速化。
(第2实施方式)
图11是第2实施方式所述的接收装置2的构成的图示。该图所示的接收装置2是接收所输入的串行数据的装置，具备：取样器部10、边缘检测部20、“或”运算部32、定时决定部40、寄存器部51、选择器部60及锁存部70。
若和图1所示的第1实施方式所述的接收装置1的构成相比较，则此图11所示的第2实施方式所述的接收装置2替换掉了“或”运算部31，而具备“或”运算部32，这点有所不同。
“或”运算部32包括：第1运算部321、延迟部322及第2运算部323。第1运算部321和第1实施方式中的“或”运算部31同样地，输入从边缘检测部20所输出的数据EDG[n]，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔一定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG0[m]予以输出。
延迟部322输入从第1运算部321所输出的数据EDGFLG0[m]，输出对该数据EDGFLG0[m]延迟了一定期间后的数据EDGFLG1[m]。第2运算部323输入从第1运算部321所输出的数据EDGFLG0[m]，并且还输入从延迟部322所输出的数据EDGFLG1[m]。然后，第2运算部323运算出这些数据EDGFLG0[m]与数据EDGFLG1[m]的“或”值，将该“或”运算的结果亦即数据EDGFLG[m]输出至定时决定部40。
图12是第2实施方式所述的接收装置2的动作定时的说明图。在此图中，分别示出了逻辑时钟CLK2、从取样器部10所输出的数据OSD[49:0]、从寄存器部51所输出的数据OSD1[49:0]、从第1运算部321所输出的数据EDGFLG0[4:0]、从延迟部322所输出的数据EDGFLG1[4:0]、从第2运算部323所输出的数据EDGFLG[4:0]、从定时决定部40所输出的数据PHSEL[4:0]及从锁存部70所输出的数据DATA[9:0]各自的定时。又，在该图中，以斜线所表示的数据是基于共同的数据OSD[49:0]所生成的。
如该图所示，从定时决定部40所输出而被输入至选择器部60的数据PHSEL[4:0]是不仅基于从对应于其的取样器部10所输出的10位的数据OSD[49:0]，还基于比其更为前面的10位的数据OSD[49:0]而被决定的。
因此，第2实施方式所述的接收装置2除了可达成第1实施方式所述的接收装置1所能达到的相同效果以外，还能更稳定地决定位迁移定时。
(第3实施方式)
图13是第3实施方式所述的接收装置3的构成的图示。该图所示的接收装置3是接收所输入的串行数据的装置，具备：取样器部10、边缘检测部20、“或”运算部33、定时决定部40、寄存器部51、寄存器部52、选择器部60及锁存部70。
若和图1所示的第1实施方式所述的接收装置1的构成相比较，则此图13所示的第3实施方式所述的接收装置3替换掉了“或”运算部31而具备“或”运算部33，这点有所不同；又，除了具备寄存器部51还具备寄存器部52这点也有所不同。
“或”运算部33包含：第1运算部331、第1延迟部332、第2延迟部333及第2运算部334。第1运算部331和第1实施方式中的“或”运算部31同样地，输入从边缘检测部20所输出的数据EDG[n]，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔一定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG0[m]予以输出。
第1延迟部332输入从第1运算部331所输出的数据EDGFLG0[m]，并输出对该数据EDGFLG0[m]延迟了一定期间后的数据EDGFLG1[m]。第2延迟部333输入从第1延迟部332所输出的数据EDGFLG1[m]，而输出对该数据EDGFLG1[m]延迟了一定期间后的数据EDGFLG2[m]。
第2运算部334输入从第1运算部331所输出的数据EDGFLG0[m]，并输入从第1延迟部332所输出的数据EDGFLG1[m]，又，输入从第2延迟部333所输出的数据EDGFLG2[m]。然后，第2运算部334运算出这些数据EDGFLG0[m]与数据EDGFLG1[m]与数据EDGFLG2[m]的“或”值，将该“或”运算的结果亦即数据EDGFLG[m]输出至定时决定部40。
寄存器部52对从寄存器部51所输出的数据OSD1[n]赋予和寄存器部51所给予的延迟相同的延迟，将该赋予延迟后的OSD2[n]输出至选择器部70。
图14是第3实施方式所述的接收装置3的动作定时的说明图。在此图中，分别示出了逻辑时钟CLK2、从取样器部10所输出的数据OSD[49:0]、从寄存器部51所输出的数据OSD1[49:0]、从寄存器部52所输出的数据OSD2[49:0]、从第1运算部331所输出的数据EDGFLG0[4:0]、从第1延迟部332所输出的数据EDGFLG1[4:0]、从第2延迟部333所输出的数据EDGFLG2[4:0]、从第2运算部334所输出的数据EDGFLG[4:0]、从定时决定部40所输出的数据PHSEL[4:0]及从锁存部70所输出的数据DATA[9:0]各自的定时。又，在该图中，以斜线所表示的数据是基于共同的数据OSD[49:0]所生成的。
如该图所示，从定时决定部40所输出而被输入至选择器部60的数据PHSEL[4:0]是不仅基于从对应于其的取样器部10所输出的10位的数据OSD[49:0]，还基于比其更为前面及后面的各10位的数据OSD[49:0]而被决定。
因此，第3实施方式所述的接收装置3除了可达成第1实施方式所述的接收装置1所能达到的相同效果以外，还能更稳定地决定位迁移定时。
[产业上利用的可能性]
可适用于进行接收装置的电路规模的小型化及高速化的用途。
标号说明
1～3：接收装置
10：取样器部
20：边缘检测部
31～33：“或”运算部
40：定时决定部
51，52：寄存器部
60：选择器部
70：锁存部

Claims (5)

1.一种接收装置，其接收所输入的串行数据，其特征在于，具备：
取样器部，其以上述串行数据的位速率的M倍的频率而对上述串行数据进行取样，并将第n次取样所得的数据OSD[n]依序输出；和
边缘检测部，其输入从上述取样器部所依序输出的数据OSD[n]，运算出彼此相邻的数据OSD[n]与数据OSD[n+1]的“异或”值，将该“异或”运算的结果亦即数据EDG[n]输出；和
“或”运算部，其输入从上述边缘检测部所输出的数据EDG[n]，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔预定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG[m]输出；和
定时决定部，其输入从上述“或”运算部所输出的数据EDGFLG[m]，基于该数据EDGFLG[m]而决定上述串行数据的位迁移定时，将表示该位迁移定时的数据PHSEL[m]输出；和
寄存器部，其输入从上述取样器部所依序输出的数据OSD[n]，对该数据OSD[n]赋予了预定时间的延迟后，将该数据OSD[n]依序输出；和
选择器部，其输入从上述寄存器部所依序输出的数据OSD[n]，并且输入从上述定时决定部所输出的数据PHSEL[m]，输出基于数据PHSEL[m]而从数据OSD[n]中选择出来的数据OSD[n]，
其中，M是3以上的整数，m是0以上而小于M的各整数，n是任意的整数。
2.如权利要求1所述的接收装置，其特征在于，
上述“或”运算部包括：
第1运算部，其输入从上述边缘检测部所输出的数据EDG[n]，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔一定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG0[m]输出；和
延迟部，其输入从上述第1运算部所输出的数据EDGFLG0[m]，而输出对该数据EDGFLG0[m]赋予了上述一定期间的延迟后的数据EDGFLG1[m]；和
第2运算部，其输入从上述第1运算部所输出的数据EDGFLG0[m]，并输入从上述延迟部所输出的数据EDGFLG1[m]，运算出这些数据EDGFLG0[m]与数据EDGFLG1[m]的“或”值，将该“或”运算的结果亦即数据EDGFLG[m]输出。
3.如权利要求1所述的接收装置，其特征在于，
上述“或”运算部包括：
第1运算部，其输入从上述边缘检测部所输出的数据EDG[n]，将基准值设为n0，针对将差(n-n0)除以值M时的余数为m的各n，隔一定期间而运算出其数据EDG[n]的“或”值，将该“或”运算的结果亦即数据EDGFLG0[m]输出；和
第1延迟部，其输入从上述第1运算部所输出的数据EDGFLG0[m]，而输出对该数据EDGFLG0[m]赋予了上述一定期间的延迟后的数据EDGFLG1[m]；和
第2延迟部，其输入从上述第1延迟部所输出的数据EDGFLG1[m]，而输出对该数据EDGFLG1[m]赋予了上述一定期间的延迟后的数据EDGFLG2[m]；和
第2运算部，其输入从上述第1运算部所输出的数据EDGFLG0[m]，并输入从上述第1延迟部所输出的数据EDGFLG1[m]，并输入从上述第2延迟部所输出的数据EDGFLG2[m]，而运算出这些数据EDGFLG0[m]与数据EDGFLG1[m]与数据EDGFLG2[m]的“或”值，输出该“或”运算的结果亦即数据EDGFLG[m]。
4.如权利要求1所述的接收装置，其特征在于，上述定时决定部将上述串行数据的位迁移定时决定成从上述“或”运算部所输出的数据EDGFLG[m]的分布的中央值，并输出表示该位迁移定时的数据PHSEL[m]。
5.如权利要求1所述的接收装置，其特征在于，上述定时决定部在从上述“或”运算部所输出的数据EDGFLG[m]当中的为值1的数据有2个以上的情况下，将上述串行数据的位迁移定时决定成其中靠近从前的数据PHSEL[m]所表示的位迁移定时的定时，并输出表示该位迁移定时的数据PHSEL[m]。
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