CN105471437B - 数据再生电路 - Google Patents
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Abstract
本发明提供一种数据再生电路。在数据再生电路中，根据对通过串行通信接收到的数据进行过采样而得的并行数据来检测边缘位置，并预测下个边缘何时出现，比较该预测出的边缘位置与检测出的实际的边缘位置，根据该比较结果进行并行数据的采样位置的调整。其结果是，能够使过采样时钟为最大频率，并能够提高数据再生电路的精度。
Description
技术领域
本发明涉及一种在进行伺服单元等单元之间的通信时，为了消除各单元的控制时钟的频率偏差的影响，而分离叠加于通信数据上的时钟，并进行数据的采样的数据再生电路(data recovery circuit)。
背景技术
在进行单元之间的通信时，为了消除各单元的控制时钟的频率偏差的影响，有时使用如下时钟数据再生电路：分离叠加于通信数据上的时钟并进行数据的采样的数据再生电路。在ASIC(application specific integrated circuit，专用集成电路)中包括时钟数据再生电路的情况下，时钟数据再生电路是由ASIC供应商专有设计。因此，在生成通信频率不同的新ASIC的情况下，需要重新设计时钟数据再生电路，从而开发时间变长。另外，ASIC是特定用途的集成电路，因此是设计专门成对某用途发挥功能的集成电路(IC)。
作为解决该问题的手段，例如可以考虑使用日本特开2006-262165号公报所公开的过采样型(oversampling type)数据再生电路。在这样的数据再生电路中，错开相位地准备多个比串行数据的传输速率低频率的时钟，通过在各个时钟对串行数据进行采样成为并行数据，能够使所使用的时钟的频率下降，由此使数据再生电路的设计变得容易。
在这样的过采样型数据再生电路中，对于串行通信的串行数据1位(bit)，过采样次数越多，越能够细致地调整用于再生串行数据的采样位置，从而能够提高再生的精度。
然而，在上述日本特开2006-262165号公报所公开的过采样型数据再生电路中，为了使对串行数据进行过采样而得的并行数据的边缘位置不从上次的边缘位置发生大变化，需要使串行通信的数据速率相对于过采样电路输出的并行数据的频率是整数倍(例如，对串行通信的2位进行过采样而输出为1次并行数据)。因此存在如下问题：在决定了并行数据的位数的情况下，会限制能够使用的过采样频率数，而不能使过采样次数为最大。
图9是说明以往的数据再生电路的图。数据再生电路30具备过采样部31、边缘检测部32、采样时钟选择部33、相位比较部34以及数据采样部35。
过采样部31将通过串行通信接收到的数据以比串行数据的通信速率高频的时钟进行采样，输出n位的并行数据(pdata)和所述时钟的1/n频率的时钟(rclk)。
在图10所示的例子中，过采样部31以串行通信的数据速率6倍的频率进行过采样，将串行通信数据的2位输出为12位的并行数据(pdata)。
边缘检测部32检测过采样部31输出的并行数据(pdata)的边缘位置。采样时钟选择部33根据相位比较部34输出的相位控制信号(cntdn、cntup)，从预先准备的smpl_clk1～smpl_clk6中选择采样时钟。在没有相位控制信号(表示相位变化(增加)的信号cntdn、表示相位变化(减少)的信号cntup)的输入的情况下，输出与上次相同的采样时钟，另一方面，在输入了相位控制信号(cntdn、cntup)的情况下，与该输入的信号对应地输出大一个或小一个的采样时钟。
相位比较部34比较由边缘检测部32实际检测出的边缘位置(edgdata)与当前的采样时钟(smple_clk)的边缘位置，输出相位控制信号(cntdn、cntup)。
在数据采样部35中，使用由过采样部31输出的并行数据(pdata)和由采样时钟选择部33输出的采样时钟(smple_clk)来提取再生数据并进行输出。
在数据再生电路30中，为了使采样时钟选择部33选择采样时钟，而需要不会过采样部31输出的并行数据(pdata)的边缘位置从上次的边缘位置发生较大变化。因此，需要使串行通信的数据速率成为由过采样部31输出的并行数据的频率的整数倍。在并行数据(pdata)为12位的情况下，在过采样时钟中最高可以使用串行通信的数据速率的12倍频率。但是，在因设置保持时间(setup hold time)等问题而导致无法以该频率构成过采样部31的电路时，过采样时钟(clk)就会为串行通信的数据速率6倍的频率，并且在即使这样也无法构成的情况下，就会为4倍的频率，从而存在无法自由选择过采样时钟(clk)频率的问题。
另一方面，在ASIC或FPGA(FPGA为制造后可以由购买者或设计者设定结构的集成电路)中准备了一般普及的吉比特以太网(Gigabit Ethernet，注册商标)等高速通信的IP核，具有简单容易地增加过采样次数的手段。
发明内容
因此，本发明是鉴于上述以往技术的问题点而提出的，其目的是提供一种数据再生电路，能够在串行数据的通信速率与由过采样电路输出的并行数据的频率之间没有依存性地、通过使过采样时钟为最大频率来提高电路的精度。
为了达成上述目的，本发明通过高速通信IP对通过串行通信接收到的数据进行过采样，根据得到的并行数据检测边缘位置，并预测下个边缘何时出现，比较该预测出的边缘位置与实际接收的边缘位置，进行并行数据的采样位置的调整。
本发明的数据再生电路是对串行数据进行采样来再生数据的电路，该数据再生电路具备：过采样部，其将通过串行通信接收到的串行数据以如下时钟进行采样，输出n位的并行数据和所述时钟的1/n频率的时钟，其中，n为2以上的整数，所述时钟具有比所述串行数据的通信速率高的频率；边缘检测部，其检测所述并行数据的边缘位置，并将检测出的边缘位置作为边缘数据来输出；边缘位置计算部，其根据由相位比较部输出的相位控制信号预测由所述过采样部输出的下个所述并行数据的边缘位置，并将该预测出的下个边缘位置作为边缘预测位置数据来输出，并且将从所述边缘预测位置数据偏移了半相位的数据作为采样位置数据来输出；相位比较部，其比较由所述边缘检测部输出的所述边缘数据与由所述边缘位置计算部输出的所述边缘预测位置数据，并输出相位控制信号；以及数据采样部，其使用由所述边缘位置计算部输出的所述采样位置数据的信息，从由所述过采样部输出的并行数据中提取数据，并将提取出的数据作为再生数据与表示该再生数据的有效性的数据使能一起输出。
根据本发明，即使串行数据的通信速率相对于由过采样电路输出的并行数据的频率不是整数倍，也能够进行串行数据的再生，因此能够使过采样时钟为最大频率，提高数据再生电路的精度。
所述数据再生电路可以在该过采样部中使用高速通信的IP核。根据该实施方式，在以高频率动作，且很难调整定时的过采样电路中使用既设计的高速通信的IP，因此使ASIC的开发变得容易。
根据本发明，串行数据的通信速率相对于由过采样电路输出的并行数据的频率可以不是整数倍，因此能够提供一种能够使过采样时钟为最大频率，提高电路的精度的数据再生电路。
附图说明
参照附图对以下的实施例进行说明，从而使本发明的上述以及其他目的和特征变得更加明确。
图1是说明本发明的数据再生电路的一方式的框图。
图2是说明图1的数据再生电路中的过采样部的动作例的图。
图3是说明图1的数据再生电路中的边缘检测部的动作例的图。
图4是表示图1的数据再生电路中的边缘位置计算部在边缘位置的计算中所使用的环形缓冲区的图。
图5是说明图1的数据再生电路中的边缘位置计算部的动作例的图。
图6是表示图1的相位比较部为了执行相位比较而使用的两个逻辑电路和计数器的图。
图7是说明图1的数据再生电路中的相位比较部的动作例的图。
图8是说明图1的数据再生电路中的数据采样部的动作例的图。
图9是说明以往的数据再生电路的框图。
图10是说明图9的数据再生电路中的过采样部的动作的图。
具体实施方式
使用图1说明本发明的数据再生电路的一方式。
数据再生电路10具备过采样部11、边缘检测部12、边缘位置计算部13、相位比较部14以及数据采样部15。
过采样部11将通过串行通信接收到的数据(sdata)以比串行数据的通信速率高频率的时钟即过采样时钟(clk)进行采样，输出n位的并行数据(pdata)和所述时钟的1/n频率的时钟(rclk)。在此，“n”为2以上的整数。该过采样部11也可以是ASIC供应商、FPGA制造商所持有的吉比特以太网(注册商标)等高速通信IP。过采样部11以外的电路通过过采样部11输出的1/n频率的时钟(rclk)进行动作。
边缘检测部12检测过采样部11输出的并行数据的边缘位置。边缘位置计算部13基于串行通信速率、过采样时钟的频率比例、相位比较部14输出的相位控制信号，预测过采样部11输出的下个并行数据的边缘位置。另外，将从预测出的边缘位置偏移了半相位的数据作为采样位置数据来进行输出。
在相位比较部14中，比较边缘检测部12实际检测出的边缘位置与边缘位置计算部13预测出的边缘位置，并根据该比较结果输出相位控制信号。数据采样部15使用边缘位置计算部13输出的采样位置数据的信息，从过采样部11输出的n位的并行数据(pdata)中提取串行数据的再生数据(recovery data)，并输出该提取出的再生数据(rdata)和表示该再生数据是否有效的数据使能(Data Enable)(rdata_en)。
如上述所示，数据再生电路10输出：过采样部11输出的1/n频率的时钟(rclk)、数据采样部15输出的再生数据(rdata)、数据使能(rdata_en)。数据再生电路10可以使过采样时钟频率为最大，能够提高数据再生电路10的精度。另外，对需要以高频率动作的过采样部11使用ASIC供应商、FPGA制造商所持有的高速通信IP，因此开发变得容易，能够缩短开发期间。
以下，对图1的数据再生电路10的各部的动作进行说明。
首先，使用图2说明图1的数据再生电路10中的过采样部11的动作例。
过采样部11将通过串行通信接收到的数据(sdata)以过采样时钟(clk)进行采样，而取得采样数据。与过采样时钟(clk)的1/n频率的时钟(rclk)一起，从过采样部11输出该取得的采样数据作为n位的并行数据(pdata)。在过采样部11以外的数据再生电路10中，将过采样时钟(clk)的1/n频率的时钟(rclk)用作时钟。
在图2所示的动作例中，以串行数据的6倍频率的过采样时钟(clk)进行采样，n位的并行数据(pdata)为20位，过采样时钟的1/n频率的时钟(rclk)成为过采样时钟(clk)的1/20的频率，但这些(n＝20)为一个例子，本发明并非限定于该例。以下的说明也相同。通过对过采样部11使用ASIC供应商、FPGA制造商已持有的高速串行数据接收用IP，能够削减开发工时。
接着，使用图3说明图1的数据再生电路10中的边缘检测部12的动作例。
边缘检测部12检测过采样部11输出的并行数据的边缘位置。
边缘检测部12将n位的并行数据(pdata)(参照图3的符号A1)、从1时钟前的n位的并行数据(pdata)的最上位位、从本次的n位的并行数据(pdata)的最下位位连接到最上位位的1位前而得的数据(参照图3的符号B1)输入到异或电路20中，由此该异或电路20输出用于表示n位的并行数据(pdata)的边缘位置的边缘位置数据(edgdata)。
接着，使用图4和图5说明图1的数据再生电路10中的边缘位置计算部13的动作例。
边缘位置计算部13准备环形缓冲区(ring buffer)21(图4)，其中，环形缓冲区21针对使串行通信的数据速率与过采样部11中所使用的过采样时钟(clk)的频率的比率为一半的每个位数使数0和1反转。在图5所示的动作例中，对串行数据1位以6倍的频率进行采样，因此对于每(6÷2＝)3位连续0和1。
从表示读出的最前面位置的读取指针(reading pointer)22(图4)顺时针地输出n位的并行数据(pdata)的位长度即20位作为边缘预测位置数据calc_edg(图5)。基本上，读取指针22在每个时钟顺时针方向地前进与n位的并行数据(pdata)的位长度相同的20，但从后述的相位比较部14输入了表示相位的变化的信号cntup或cntdn时，分别前进比n位的并行数据(pdata)的位长度(20)少1个的19或多1个的21。
将边缘预测位置数据(calc_edg)控制成使n位的并行数据(pdata)的边缘出现于从0向1变化的位置。因此，作为n位的并行数据(pdata)的采样位置，边缘预测位置数据(calc_edg)成为从1向0变化的点。通过将从1时钟前的边缘预测位置数据(calc_edg)的最上位位、从本次的边缘预测位置数据(calc_edg)的最下位位连接到最上位位的1位前而得的数据(参照图5的符号B2)、本次的边缘预测位置数据(calc_edg)(参照图5的符号A2)的反转输入到与电路23中，该与电路23输出表示n位的并行数据(pdata)的采样位置的smple_point。
接着，使用图6和图7说明图1的数据再生电路10中的相位比较部14的动作例。
在相位比较部14中，首先通过比较边缘位置数据(edgdata)与边缘预测位置数据(calc_edg)来监视串行数据的相位是超前还是延迟。将边缘预测位置数据(calc_edg)控制成理想的边缘出现于从0向1变化的位置，因此通过将边缘位置数据(edgdata)和边缘预测位置数据(calc_edg)输入到与电路24中，在边缘延迟的情况下，对表示该情况的信号up输出1。此外，通过将边缘位置数据(edgdata)和反转后的边缘预测位置数据(calc_edg)输入到图6的与电路25中，在边缘提前的情况下，对表示该情况的信号dn输出1。
将这些信号up和dn直接使用于相位控制中时，响应性变得过高，存在对噪声和抖动等过度反应的可能性，因此需要进行适当的滤波处理。例如，与上述的日本特开2006-262165号公报所记载的技术同样地，将这些信号输入到计数器26，并在输入了若干次的时间点输出相位控制信号cntup、cntdn。具体而言，对计数器26输入up时设为+1，输入dn时设为－1，成为+8时输出相位控制信号cntup计数器返回到0，而成为－8时输出相位控制信号cntdn计数器返回到0。在图7所示的动作例中，在输入第2个数据时，计数器为－6且输入3次dn，因此在下个时钟计数器26成为－8－1，输出相位控制信号cntdn，计数器的值成为－1。这些相位控制信号cntup和cntdn成为上述边缘位置计算部13的输入，用于相位控制中。
接着，使用图8说明图1的数据再生电路10中的数据采样部15的动作例。
数据采样部15将在smple_point为1的位位置的并行数据(pdata)输出到再生数据(rdata)。此外，数据采样部15将在smple_point中为1的位数设立1输出到数据使能(rdata_en)。在图8所示的例子中，再生数据(rdata)和数据使能(rdata_en)有6位，这是因为考虑了也可以在其他串行通信的数据速率中使用。
Claims (2)
1.一种数据再生电路，其对串行数据进行采样来再生数据，其特征在于，该数据再生电路具有：
过采样部，其将通过串行通信接收到的串行数据以具有比所述串行数据的通信速率高的频率的时钟进行采样，输出n位的并行数据和所述时钟的1/n频率的时钟，其中，n为2以上的整数；
边缘检测部，其检测所述并行数据的边缘位置，并作为边缘数据来输出；
边缘位置计算部，其根据由相位比较部输出的相位控制信号预测由所述过采样部输出的下个所述并行数据的边缘位置，并作为边缘预测位置数据来输出，并且将从所述边缘预测位置数据偏移了半相位的数据作为采样位置数据来输出；
相位比较部，其比较由所述边缘检测部输出的所述边缘数据与由所述边缘位置计算部输出的所述边缘预测位置数据，并输出相位控制信号；以及
数据采样部，其通过由所述边缘位置计算部输出的所述采样位置数据的信息，从由所述过采样部输出的并行数据中提取数据，并作为再生数据与表示该数据的有效性的数据使能一起输出。
2.根据权利要求1所述的数据再生电路，其特征在于，
在所述过采样部中使用高速通信的IP核。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014199230A JP5883101B1 (ja) | 2014-09-29 | 2014-09-29 | データ再生回路 |
| JP2014-199230 | 2014-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105471437A CN105471437A (zh) | 2016-04-06 |
| CN105471437B true CN105471437B (zh) | 2017-08-04 |
Family
ID=55453413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510633078.1A Active CN105471437B (zh) | 2014-09-29 | 2015-09-29 | 数据再生电路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9337996B2 (zh) |
| JP (1) | JP5883101B1 (zh) |
| CN (1) | CN105471437B (zh) |
| DE (1) | DE102015115944B4 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9923710B2 (en) * | 2016-06-15 | 2018-03-20 | Silicon Laboratories Inc. | Digital oversampling clock and data recovery circuit |
| JP6885007B2 (ja) * | 2016-09-16 | 2021-06-09 | 富士フイルムビジネスイノベーション株式会社 | 信号伝送装置、画像形成装置及び受信回路 |
| DE112021001161T5 (de) | 2020-02-21 | 2023-02-09 | Fanuc Corporation | SerDes-Schnittstellenschaltung und Steuervorrichtung |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3671920B2 (ja) * | 2001-11-15 | 2005-07-13 | セイコーエプソン株式会社 | スキュー調整回路及びスキュー調整方法 |
| JP2004153712A (ja) * | 2002-10-31 | 2004-05-27 | Thine Electronics Inc | 受信装置 |
| US7298299B1 (en) * | 2004-10-21 | 2007-11-20 | Altera Corporation | Efficient data recovery algorithm for serial data |
| JP4676792B2 (ja) | 2005-03-17 | 2011-04-27 | 株式会社リコー | データリカバリ方法、データリカバリ回路、データ送受信装置及び情報処理装置 |
| JP5086014B2 (ja) * | 2007-09-20 | 2012-11-28 | 株式会社リコー | データリカバリ方法およびデータリカバリ回路 |
| US7965801B1 (en) | 2008-05-08 | 2011-06-21 | Xilinx, Inc. | Digital data recovery |
| CN103427830B (zh) * | 2013-08-08 | 2016-02-03 | 南京邮电大学 | 一种具有高锁定范围的半盲型过采样时钟数据恢复电路 |
| CN103475362B (zh) * | 2013-09-29 | 2016-01-20 | 灿芯半导体(上海)有限公司 | 基于过采样的无需时钟恢复的数据恢复电路 |
-
2014
- 2014-09-29 JP JP2014199230A patent/JP5883101B1/ja active Active
-
2015
- 2015-09-21 US US14/859,432 patent/US9337996B2/en active Active
- 2015-09-22 DE DE102015115944.9A patent/DE102015115944B4/de active Active
- 2015-09-29 CN CN201510633078.1A patent/CN105471437B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| DE102015115944B4 (de) | 2019-04-18 |
| JP5883101B1 (ja) | 2016-03-09 |
| US20160094333A1 (en) | 2016-03-31 |
| DE102015115944A1 (de) | 2016-03-31 |
| JP2016072772A (ja) | 2016-05-09 |
| CN105471437A (zh) | 2016-04-06 |
| US9337996B2 (en) | 2016-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |