MXPA99000018A - Metodo de transferencia de datos y aparato de transferencia de datos - Google Patents

Abstract

Un primer bus 11 y un segundo bus 12 se conectan a través de un repetidor de bus 13 que tiene una memoria intermedia, y los controladores de DMA, (Acceso Directo a Memoria) 22, 27 se conectan respectivamente con los buses 11 y 12. El repetidor de bus 13 puede emitir una solicitud de DMA a los controladores de DMA respectivos 22, 27, y estas solicitudes de DMA pueden enmascararse mediante la CPU 22, 27 respectivas. El controlador de DMA 22 lleva a cabo la transferencia de DMA del dato en el bus 11 entre el controlador de DMA 22 y la memoria intermedia dentro del repetidor de bus 13, y el controlador de DMA 27 lleva a cabo la transferencia de DMA entre la memoria intermedia y el bus 12. La CPU 22 enmascara la solicitud de DMA de repetidor de bus 13 para dar acceso directamente a la memoria intermedia, siendo posible de esta manera comprobar la función de DMA. Por lo tanto, la depuración del sistema para llevar a cabo la transferencia de DMA a través de la memoria intermedia entre los diferentes buses, se lleva a cabo fácilmente.

Description

"MÉTODO DE TRANSFERENCIA DE DATOS Y APARATO DE TRANSFERENCIA DE DATOS" CAMPO TÉCNICO Esta invención se relaciona con un método de transferencia de datos y un aparato de transferencia de datos para transferir los datos entre los dispositivos o memorias conectados respectivamente con dos buses diferentes, y más particularmente con un método de transferencia de datos y un aparato de transferencia de datos para llevar a cabo el diagnóstico de si la transferencia de datos funciona o no normalmente.

ANTECEDENTES DE LA TÉCNICA Hasta ahora, se ha conocido un sistema en el cual los buses diferentes tales como el bus principal y un sub-bus se conectan a través de un repetidor de bus tal como _una puerta de acceso, etc. para llevar a cabo la transferencia de DMA de datos entre estos buses mediante el controlador de DMA (Acceso Directo a Memoria) proporcionado en el bus principal. Por ejemplo, en la configuración como se muestra en la Figura 1, un bus 101 principal y un sub-bus 102 están ambos conectados con un repetidor 103 de bus tal como la puerta de acceso del bus, etc. Un dispositivo 104, tal como una CPU o varias interfaces, etc. y un controlador 105 de DMA, se conectan con el bus 101 principal, y un dispositivo 106 y una memoria 107 tal como ROM, etc. se conectan con el sub-bus 102. En el ejemplo de la Figura 1, el controlador 105 de DMA en el bus principal 101 controla también el sub-bus 102 a través del repetidor 103 de bus para de esta manera realizar la transferencia de DMA, v.g. entre el dispositivo 104 y el dispositivo 106. Como se manifiesta en lo que antecede, si los tiempos de acceso de los buses respectivos son del mismo orden aún entre buses 101, 102 diferentes, puede llevarse a cabo la transferencia de datos eficiente sin tiempo de espera inútil (espera de órdenes) . Mientras tanto, en el caso en donde co-existen buses diferentes dentro de un sistema, hay muchos casos en donde Los anchos del bus y/o velocidades de acceso del dato son diferentes. Por ejemplo, en el ejemplo de la Figura 1, el bus 101 principal tiene un ancho de bus de 32 bits y alta velocidad de acceso de dato y el sub-bus 102 tiene un ancho de bus de 16 bits y baja velocidad de acceso de dato. En el caso en donde se ocasiona que se lleve a cabo la tranferencia de DMA entre buses en donde los anchos de bus y/o las velocidades de acceso de datos son diferentes, hay una inconveniencia de que se ocasiona que se lleve a cabo un tiempo de espera inútil (espera de órdenes) en el bus de alta velocidad, v.g., del bus 101 principal de la Figura 1. En vista de lo anteriormente expuesto, es concebible conectar dos buses diferentes a través de una memoria intermedia para llevar a cabo la transferencia de DMA a través de esta memoria intermedia. En este caso, cuando se hacen intentos de llevar a cabo el diagnóstico de si la tranferencia de DMA funciona o no normalmente, se requiere el permitir que la CPU de los buses respectivos funcionan en un modo depurado. Esto es molesto. Además, en el caso en donde la tranferencia de datos no se ha llevado a cabo normalmente, puesto que se considera que hay cualquier defecto en la CPU de ambos buses o el programa de diagnóstico, hay muchos casos en donde el descubrimiento de la causa se dificulta considerablemente . De manera específica, en el caso en donde la CPU o el controlador DMA etc. se proporciona dentro de una LSI, se requiere un tiempo de desarrollo prolongado y el examen de diagnóstico etc. se convierte en un problema grande . Antes de que la LSI se diseñe o se fabrique a prueba en la práctica, el estímulo del software incluyendo el equipo periférico se lleva a cabo para confirmar la mayor cantidad de funciones que sea posible. Sin embargo, debido a que se requiere mucho tiempo en el estímulo, la verificación suficiente no puede llevarse a cabo y hay circunstancias actuales en donde se requiere examinar minuciosamente los problemas en un tiempo corto después de haber completado la LSI, etc. fabricada tentativamente. Por lo tanto hay muchos casos en donde la dificultad de despuración como se describe en lo que antecede da por resultado el incremento del desarrollo del producto. Además, en el caso en donde la tranferencia de dato se lleva a cabo entre dispositivos, hay disposiciones de datos convenientes para dispositivos respectivos. Para tratar esto, es necesario -redondear los datos extra o insertar otro dato en la porción entre los trenes de datos que se han transferido. Cuando la CPU trata de llevar a cabo una operación como se describe en lo que antecede con respecto al tren de dato desarrollado en la memoria, una vez que lea este tren de datos en el registro de la CPU tendrá luego que escribir el mismo durante una segunda vez. Debido a esta razón, la eficiencia es pobre (baja) . Esto reduce el tiempo requerido cuando la CPU trata de llevar a cabo otro trabajo, y por lo tanto no se prefiere. Aquí, es concebible que el controlador de DMA cambie cada vez la dirección de la fuente o transferencia o la dirección del destino de transferencia al tiempo de la tranferencia de datos. En este caso, la dirección de la fuente de transferencia y la lista de cantidad de transferencia se preparan y el controlador de DMA lleva a cabo la transferencia de DMA de conformidad con la lista, cada vez. Sin embargo, la CPU debe preparar un cuadro de especificación de transferencia. Como resultado, hay la dificultad de esa carga general para comprobar la especificación de transferencia cada vez que se lleve a cabo, etc. Además, en el caso en donde coexisten buses diferentes dentro de un sistema como se describe anteriormente, hay muchos casos en donde los anchos de bus son diferentes. Por ejemplo, en el ejemplo de la Figura 1, el bus 101 principal tiene un ancho de bus de 32 bits y una velocidad elevada de acceso al dato y el sub-bus 102 tiene un ancho de bus de 16 bits y una velocidad baja de acceso del dato. También en el caso en donde se ocasiona que la tranferencia de DMA se lleve a cabo entre buses en donde los anchos de bus son diferentes a lo manifestado anteriormente, hay casos en donde el dato extra se redondea descendentemente o se inserta otro dato en la porción entre los tres de datos que se han transferido. Asimismo, en este caso, es deseable que puede llevarse a cabo con facilidad el cambio de la estructura del dato o la delimitación de dirección.

EXPOSICIÓN DE LA INVENCIÓN Esta invención se ha llevado a cabo en vista de estas circunstancias actuales, y su objeto es proporcionar un método de transferencia de datos y un aparato de transferencia de datos que son capaces de llevar a cabo fácilmente la función de transferencia de DMA entre dos Jouses diferentes, y capaz de especificar la porción de la cuestión en un tiempo corto. Además, otro objeto de esta invención es proporcionar un método de transferencia de datos y un aparato de transferencia de datos que son capaces de cambiar, en la tranferencia de datos entre dos buses diferentes, el tamaño del bloque de datos de transferencia con facilidad sin proporcionar una carga para la CPU para de esta manera llevar a cabo la mejora en la eficiencia de trabajo.

A saber, a fin de resolver los problemas anteriormente descritos, esta invención incluye un primer bus y un segundo bus, un medio de repetición de bus que tiene una memoria intermedia conectada con tanto el primero como el segundo buses, un primer medio de control de DMA (Acceso Directo a Memoria) conectado con el primer bus, y un primer medio de procesamiento de datos (CPU) conectado con el primer bus, en donde el medio de repetición de bus tiene la función de expedir la solicitud de DMA al primer medio de control de DMA y una función para enmascarar esta solicitud de DMA mediante el primer medio de procesamiento de datos para enmascarar la solicitud de DMA del medio de repetición de bus mediante el primer medio de procesamiento de datos a fin de dar acceso directamente a la memoria intermedia dentro del medio de repetición de bus. En este caso, se menciona que el segundo medio de control de DMA (Acceso Directo a Memoria) y el segundo medio de procesamiento de datos (CPU) se conectan con el segundo bus, el primero y segundo medios de control de DMA llevan a cabo la operación de lectura/escritura del dato con respecto a la memoria intermedia dentro del medio de repetición de bus, para de esta manera llevar a cabo la transferencia de datos entre el primero y segundo buses, el medio de repetición de bus tiene una función de emitir la solicitud de DMA al segundo del medio de control de DMA y una función para enmascarar esta solicitud de DMA mediante el segundo medio de procesamiento de datos para enmascarar la solicitud de DMA del medio de repetición de bus mediante el segundo medio de procesamiento de datos, para tener directamente acceso a la memoria intermedia dentro del medio de repetición de bus. En este caso, se menciona que la solicitud de DMA en el otro bus en el repetidor de bus se enmascara mediante uno del primero y segundo medios de procesamiento de datos (CPU) para obtener acceso a la memoria intermedia dentro de repetidor de bus desde el otro bus . Además, esta invención está caracterizada porque el primero y segundo buses diferentes uno de otro se conectan a través del medio de repetición de bus que tiene una memoria intermedia, el primer medio de control de DMA (Acceso Directo a Memoria) se conecta con el primer bus, y el segundo medio de control de DMA se conecta con el segundo bus para llevar a cabo la tranferencia de DMA entre la memoria o el dispositivo conectado con el primer bus y la memoria o el dispositivo conectado con el segundo bus, a través de la memoria intermedia mediante este primero y segundo medios de control DMA, y para enmascarar, mediante el medio de procesamiento de datos (CPU) , la solicitud de DMA hacia el primero y segundo medios de control de DMA desde el medio de repetición de bus, para tener directamente acceso a la memoria intermedia dentro del medio de repetición de bus mediante el medio de procesamiento de datos . En este caso, se menciona que el primer medio de procesamiento de datos se proporciona en el primer bus y el segundo medio de procesamiento de datos se proporciona en el segundo bus, el primer medio de procesamiento de datos se enmascara la solicitud de DMA en el primer bus, el segundo medio de procesamiento de datos enmascara la solicitud de acceso directo a la memoria en el segundo bus, y el primero y segundo medios de procesamiento de datos tienen acceso directamente a la memoria intermedia dentro del repetidor de bus bajo la misma condición de transferencia que el primero y segundo medios de control de acceso directo a la memoria en los buses respectivos. Además se menciona que el primer medio de procesamiento de datos enmascara la solicitud de DMA en el segundo bus, y el primer medio de procesamiento de datos tiene acceso directamente a la memoria intermedia dentro del repetidor de bus desde el lado del segundo bus. La transferencia de DMA se lleva a cabo entre las memorias o dispositivos en buses respectivos y la memoria intermedia del medio de repetición de bus mediante medios de control de DMA respectivos en el primero y segundo buses, haciendo posible de esta manera llevar a cabo la tranferencia de DMA entre las memorias y dispositivos respectivos en los buses diferentes a través de esta memoria intermedia. Durante este momento, el medio de procesamiento de datos (CPU) en los buses respectivos enmascara las solicitudes de DMA en los buses respectivos para tener acceso directamente a la memoria intermedia, haciendo posible de esta manera comprobar la función de DMA. Además, el medio de procesamiento de datos en el primer bus, enmascara la solicitud de DMA en el segundo bus para tener acceso a la memoria intermedia desde el lado del segundo bus, haciendo posible de esta manera comprobar la función de DMA del segundo bus. Además, a fin de resolver los problemas anteriormente descritos, esta invención está caracterizada porque el primero y segundo buses diferentes uno del otro se conectan a través del medio de repetición de bus que tiene una memoria intermedia para llevar a cabo la tranferencia de datos entre el primer bus y el segundo bus a través de la memoria intermedia, dentro del medio de repetición de bus, y el medio de repetición de bus añade el dato simulado al tiempo de la transferencia de datos para de esta manera agrandar el tamaño del bloque entre el dato de tranferencia, o el medio de repetición de bus omite una porción del dato al tiempo de la tranferencia de datos para de esta manera reducir el tamaño del bloque de datos de transferencia. En este caso, se menciona que el control de transferencia de datos se lleva a cabo entre el primer bus y la memoria intermedia dentro de medio de repetición de bus, mediante el primer medio de control de acceso directo a la memoria conectado con el primer bus, y el control de transferencia de dato se lleva a cabo entre el segundo bus y la memoria intermedia dentro del medio de repetición de bus, mediante el segundo medio de control de acceso directo a la memoria conectado con el segundo bus. Además se menciona que el medio de repeteción de bus funciona para que aún si el dato dentro de la memoria intermedia se pierda al tiempo de la transferencia de datos, se envié un dato simulado cuando se suministra con la solicitud de salida para de esta manera agrandar el tamaño del bloque de transferencia de datos, o cuando el dato dentro de la memoria intermedia permancece en el punto de tiempo cuando la tranferecia de datos del lado de salida se ha completado durante el momento de la tranferencia de datos, anula el dato restante para de esta manera reducir el tamaño del bloque de transferencia de datos. El repetidor de bus que interviene en la tranferencia se ocasiona que tenga además una función de agrandar o reducir el tamaño del bloque del dato de transferencia, haciendo posible de esta manera llevar a cabo el cambio de la configuración del dato sencillo al tiempo de la tranferencia de datos.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La Figura 1 es un diagrama funcional que muestra un ejemplo convencional del sistema usando dos buses. La Figura 2 es un diagrama funcional que muestra el contorno de la configuración de una modalidad de esta invención. La Figura 3 es un diagrama funcional que muestra un ejemplo de configuración interna del repetidor de bus usado en la modalidad de esta invención. La Figura 4 es una gráfica de flujo para explicar un ejemplo de la operación de la modalidad de esta invención. La Figura 5 es una gráfica de flujo para explicar otro ejemplo de la operación de la modalidad de esta invención. La Figura 6 es una vista que muestra un ejemplo más práctico del tren de datos antes de la tranferencia. La Figura 7 es una vista que muestra un ejemplo más práctico del tren de datos obtenido omitiendo una porción en la transferencia. La Figura 8 es una vista que muestra un ejemplo más práctico del tren de datos obtenido suplementando otro dato en lá transferencia. La Figura 9 es una vista que muestra un ejemplo del área de dato que va a transferirse en la imagen de textura. La Figura 10 es una vista que muestra la disposición de datos en la memoria de la Figura 9. La Figura 11 es una vista que muestra un ejemplo en donde los encabezamientos se añaden respectivamente a los distintos trenes de datos . La Figura 12 es una vista que muestra un ejemplo más práctico del encabezamiento añadido en la Figura 11. La Figura 13 es un diagrama funcional que muestra un ejemplo del sistema al cual se aplica la modalidad de esta invención.

MEJOR MODO PARA LLEVAR A CABO LA INVENCIÓN Las modalidades de conformidad con esta invención se describirán ahora .naciendo referencia a los dibujos anexos. La Figura 2 es un diagrama funcional que muestra la configuración del sistema al cual se aplica un método de tranferencia de datos que es la modalidad de conformidad con esta invención. En esta Figura 2, tanto un primer bus 11 como un segundo bus 12 se conectan con un repetidor 13 de bus constituido usando la memoria intermedia tal como FIFO, etc. siendo posible llevar a cabo la transferencia de datos mutua entre los buses 11 y 12 a través de este repetidor 13 de bus. Una CPU 21, un controlador 22 de DMA (Acceso Directo a Memoria) , un dispositivo 23 y una memoria 24, etc. se conectan con el primer bus 11, y una CPU 26, un controlador 27 de DMA, un dispositivo 28 y una memoria 29, etc. se conectan con el segundo bus 12. El dispositivo 23 puede emitir la solicitud de DMA con respecto al controlador 22 de DMA, y el dispositivo 28 puede emitir una solicitud de DMA con respecto al controlador 27 de DMA. Como estos dispositivos 23, 28, se pueden mencionar, v.g., un codificador/decodificador para la imagen o habla, un motor gráfico para procesamiento gráfico, un procesamiento de imagen o procesamiento de habla IC, etc. unidades de disco duro a través de interfaces respectivas para las mismas, la unidad de disco magneto-óptico, la unidad de disquete, y/o el equipo periférico tal como la unidad de CD-ROM, etc. El repetidor 13 de bus puede emitir respectivamente las solicitudes de DMA (DREQ) con respecto a los controladores 22, 27 de DMA. Mediante estas solicitudes de DMA, es posible designar cualesquiera de los canales de DMA múltiples. Además, el repetidor 13 de bus puede, v.g., emitir la solicitud de derecho de uso del bus 12 (BREQ: solicitud de bus) con respecto a la CPU 26 en el bus 12, y recibir (aceptar) la respuesta del permiso de uso de bus (BACK: Reconocimiento de Bus) desde la CPU 26. Un ejemplo de la configuración del repetidor 13 de bus usado en este sistema de la Figura 12 se muestra en la Figura 3. En esta Figura 3, el primer bus 11 de la Figura 2 se indica en el estado separado hacia el bus Ha de dato en el bus 11b de dirección/control, y el segundo bus 12 se indica en el estado separado hacia el bus de dato 12a y el bus de dirección/control 12b. Dentro del repetidor 13 de bus, se proporcionan el bus 31 interno conectado con el bus de datos Ha del primer bus 11 y el bus 32 interno conectado con el bus de datos 12a del segundo bus 12. Una memoria 33 FIFO (De Salida en el Orden de Adquisición) se conecta con estos buses 31, 32 internos. Además, la unidad 34 de control de memoria intermedia puede conectarse con estos buses internos 31, 32. La unidad 34 de control de memoria intermedia también se conecta con el bus de dirección/control 12 bus del primer bus 11, y el bus de dirección/control 12b del segundo bus 12. Además, las líneas de señal de control para llevar a cabo la solicitud de DMA (DREQ) o designación de canal, etc. entre esta unidad de control de memoria intermedia 34 y los controladores de DMA 22, 27 de la Figura 2, se conectan con la unidad de control de memoria intermedia 34. La bandera de máscara 35 es una bandera para inhibir el DMA del lado del bus 11. Cuando esta bandera está conectada o en número "1" mediante el control de la CPU 21 de la Figura 2, la solicitud de DMA (DREQ) desde la unidad de control de memoria intermedia 34 al controlador de DMA 22 de la Figura 2, se envía desde luego. La bandera de máscara 36 es la bandera para inhibir el DMA del lado del bus 12. Cuando esta bandera está CONECTADA o en l" mediante la CPU 26 de la Figura 2, la solicitud de DMA (DREQ) de la unidad del control de memoria intermedia 34 al controlador 27 de DMA de la Figura 2, no se envía.

Los bits de DREQ 37 y 38 son banderas que indican respectivamente la CONEXIÓN/DESCONEXIÓN (o ??l"/"0") de la solicitud de DMA con respecto a los buses 11 y 12 respectivos, y estos bits pueden leerse de ambas CPU 21, 22. Estas banderas de los bits DREQ 37 y 38 no se enmascaran aún cuando las banderas de máscara anteriormente mencionadas 35, 36 estén CONECTADAS, si los estados de la solicitud de DMA que no aparece en la solicitud de DMA (DREQ) a los controladores de DMA respectivos 22,27 se pueden leer mediante la CPU 21, 26. Una puerta de acceso de bus 39 sirve para conectar los buses internos 31 y 32 a fin de que la CPU 21 del lado del bus 11 de la Figura 2 , pueda tener acceso al bus 12. Estas banderas de máscara 35, 36, los bits de DREQ 37, 38 y la puerta de acceso del bus 39 se conectan con la unidad de control de memoria intermedia 34. En el repetidor 13 de bus mostrado en la Figura 3, la memoria 33 FIFO es la memoria que sirve como el papel de la memoria intermedia, y está adaptada de manera que la entrada/salida del dato se controle con respecto a los buses 11, 12 a los cuales se ha dado acceso por la unidad de control de memoria intermedia 34, es decir, los buses internos 31, 32 conectados con la misma. La unidad de control de memoria intermedia 34 controla la operación de acceso de bus de la memoria 33 fijo, y emite una solicitud de DMA (DREQ) con respecto a los controladores de DMA 22, 27 de los buses 11, 12 respectivos para recibir (aceptar) su respuesta (DARK: reconocimiento de DMA) . Esta solicitud de DMA puede designar cualesquiera de los canales de DMA múltiples para dar salida a la misma. La información de selección de canal de DMA de los controladores de DMA 22, 27 también se envían a esta unidad de control de memoria intermedia 34. Además, v.g., cuando la CPU 21 proporciona acceso a la dirección del bus 12, la unidad de control de memoria intermedia 34 del repetidor 13 de bus emite la solicitud de derecho de uso del bus 12 (BREQ: solicitud de bus) con respecto a la CPU 26 del bus 12. La CPU 26 envía, a la unidad de control de memoria intermedia 34 del repetidor de bus 13, la respuesta para permitir el uso de bus 12 (BACK: Reconocimiento de Bus) en respueta a esta solicitud del bus. Luego, la CPU 21 puede dar acceso a la bandera 36 de máscara del lado del bus interno 32 del repetidor 13 de bus, la FIFO 33, y el controlador de DMA 27, el dispositivo 28 y la memoria 29 en el bus 12, etc. Mientras tanto, en el caso en donde se lleva a cabo la transferencia de DMA a través del repetidor 13 de bus entre el primer bus 11 y el segundo bus 12, es necesario que los ajustes (v.g., tamaño de dato, etc.) de DMA de los controladores de DMA 22 y 27 se ocasiona que correspondan uno con el otro sin ninguna inconsistencia. La CPU 21 lleva a cabo el ajuste del DMA en el bus con respecto al controlador de DMA 22, y la CPU 26 lleva a cabo el ajuste del DMA en el bus con respecto al controlador de DMA 27. En el caso en donde v.g., la transferencia mediante DMA se lleva a cabo desde la memoria 24 del primer bus 11 a la memoria 28 del segundo bus 12, es necesario que el ajuste se lleve a cabo de tal manera que se proporcionen canales de DMA que se ocasiona que correspondan uno al otro en los mismos tamaños de datos (cantidades de datos) con respecto al DMA desde la memoria 24 al repetidor 13 de bus en el controlador de DMA 22 del primer bus 11 y con respecto al DMA del repetidor 13 de bus hacia la memoria 29 en el controlador DMA 27 del segundo bus 12. El procedimiento de procesamiento después de haberse hecho estos ajustes, se muestra en la Figura 4. En esta Figura 4, el primer paso S61, la solicitud de DMA (DREQ) se lleva a cabo del repetidor 13 de bus al controlador de DMA 22. En el paso subsecuente S62, el controlador de DMA 22 hace una solicitud para el derecho de uso del bus 11 (BREQ) con respecto a la CPU 21 para adquirir el derecho de uso del bus para llevar a cabo la transferencia de DMA desde la memoria 24 al repetidor 13 de bus. En el paso subsecuente S63, el repetidor 13 de bus lleva a cabo la solicitud de DMA (DREQ) con respecto al controlador de DMA 27. En el paso subsecuente S64, el controlador de DMA 27 lleva a cabo la solicitud para de hecho de uso del bus 12 (BREQ) con respecto a la CPU 26 a fin de adquirir el derecho de uso del bus para llevar a cabo la transferencia de DMA desde el repetidor 13 de bus a la memoria 29. Además, en el caso en donde, la transferencia de DMA de dato se lleva a cabo desde el dispositivo 28 en el segundo bus 12 al dispositivo 23 en el primer bus 11, es necesario que el ajuste se lleva a cabo de tal manera que se proporcionan los canales de DMA ocasionados para que correspondan uno al otro a los mismos tamaños del dato con respecto al DMA del dispositivo 28 al repetidor de bus 13 en el controlador de DMA 27 y con respecto a DMA desde el repetidor 13 de bus al dispositivo 23 en el controlador de DMA 22. El procedimiento de procesamiento después de haberse hecho estos ajustes es como se muestra en la Figura 5. En el primer paso S71 de la Figura 5, el dispositivo 28 en el segundo bus 12 lleva a cabo la solicitud de DMA (DREQ) con respecto al controlador de DMA 27. En el paso subsecuente 72, el repetidor 13 de bus lleva a cabo la solicitud de DMA (DREQ) con respecto al controlador de DMA 27. En el paso S73, el controlador de DMA 27 responde a la recepción de las solicitudes de DMA respectivas desde el dispositivo 28, y el repetidor de bus 13 para llevar a cabo la solicitud para derecho de uso del bus 12 (BREQ) con respecto a la CPU 26 a fin de adquirir el derecho de uso del bus para llevar a cabo la transferencia de DMA desde el dispositivo 28 al repetidor de bus 13. Durante este momento, de manera semejante a la transferencia de DMA normal, la CPU 26 envía, de nuevo al controlador de DMA 27, la respuesta cuando abre el bus en respuesta a la solicitud de bus (BREQ) , y el controlador de DMA 27 envía el reconocimiento de DMA (DARK) de nuevo al repetidor de bus 13, etc. En el paso subsecuente S74, el repetidor de bus 13 lleva a cabo la solicitud de DMA (DREQ) con respecto al controlador de DMA 22 en el primer bus 11. En el paso S75, el dispositivo 23 lleva a cabo la solicitud de DMA (DREQ) con respecto al controlador de DMA 22. En el paso subsecuente S76, el controlador de DMA 22 responde a la recepción de las solicitudes de DMA respectivas desde el dispositivo 23 y el repetidor de bus 13 para llevar a cabo la solicitud para el derecho de uso del bus 11 (BREQ) con respecto a la CPU 21 a fin de adquirir el derecho de uso del bus para llevar a cabo la transferencia de DMA del repetidor de bus 13 al dispositivo 23. Debe observarse que puesto que la capacidad de la memoria tal como FIFO, etc. del repetidor de bus 13 es finita, en el caso en donde se transfiere el dato de un tamaño mayor que esa capacidad, es suficiente hacer el ajuste de la tranferencia divisional con respecto a los controladores de DMA 22, 27 para repetir el procesamiento desde los pasos S61 a S64 o los pasos S71 a S76. Una transferencia (bloque) en esta transferencia adicional se determina mediante la capacidad de la memoria del repetidor de bus 13. Por consiguiente, se ocasiona que la transferencia de DMA se lleve a cabo entre dos buses 11, 12 a través de la memoria intermedia de repetidor de bus 13, haciendo posible de esta manera llevar a cabo el DMA entre los buses diferentes interrumpir que haya un tiempo de espera (espera de órdenes) . Además, los canales de DMA múltiples se permite que se hagan funcionar al mismo tiempo para de esta manera simplificar el procesamiento de la CPU a fin de realizar la programación sencilla y menor carga general. Además, la memoria intermedia del repetidor entre los buses puede utilizarse eficientemente. Asimismo, puede escribirse con facilidad el programa de multi-deslizamiento.

Mientras tanto, cuando, v.g., la CPU 21 da acceso al bus 12, el repetidor de bus 13 hace una solicitud para el uso del derecho del bus 12 (BREQ) hacia la CPU 26 para que reciba (acepte) su respuesta (BACK) de dar acceso al controlador de DMA 27, el dispositivo 28 y la memoria 29, etc. en el bus 12. Durante este tiempo, la FIFO 33 de la Figura 3 funciona de manera que cuando se inhiben las salidas de las solicitudes de DMA (DREQ) hacia los controladores de DMA 22, 27 respectivos mediante las banderas 35, 36 de máscara, puedan llevarse a cabo las operaciones de acceso de I/O en los buses 11, 12, respectivos. En este caso, este acceso de I/O debe llevarse a cabo de manera equivalente sin inconsistencia con el procesamiento del DMA. Por consiguiente, el acceso no puede hacerse arbitrariamente, sino que el acceso de I/O se permite bajo la misma condición que el acceso de DMA. Un ejemplo de la condición de este acceso de I/O se muestra en el siguiente Cuadro 1.

Cuadro 1 ESTADO DE SEÑAL Y BANDERA ACCESO 21 ACCESO 22 37 38 35 36 BACK DIRECCIÓN LECTURA ESCRI- LECTURA ESCRIDE TRANS- TURA TURA FERENCIA 0 0 * * * X X X X 1 0 0 * * * X X X X 1 0 1 * * 12 -> 11 o X X X 1 0 1 * * 11 -> 12 X o X X 0 1 * 0 * X X X X 0 1 * 1 0 12 -> 11 X X o X 0 1 * 1 0 11 -> 12 X X X o 0 1 * 1 1 12 -> 11 o X X X 0 1 * 1 1 11 -> 12 X o X X ?*" de la columna del "estado de señal y bandera" de este Cuadro 1, representa el estado arbitrario (No importa) . En este caso, puesto que la condición para diagnosticar la función de DMA, son concebibles los casos descritos a continuación. Condición número 1: La transferencia de datos se lleva a cabo usando los controladores de DMA 22, 27 junto con los buses 11, 12. Condición número 2: la CPU 21 lleva a cabo la transmisión/recepción de datos mediante el acceso de 1/0 únicamente en el lado del bus 11. Condición número 3: la CPU 26 lleva a cabo la transmisión/recepción de datos mediante el acceso de 1/0 únicamente en el lado del bus 12. Condición número 4: Las CPU 21, 26 llevan a cabo la transmisión/recepción de datos mediante el acceso de I/O en ambos lados del bus 11 y del bus 12. Condición número 5: En el estado en donde el dispositivo en el lado del bus 12 no existe o el dispositivo del lado del bus 12 no se usa, la transferencia de datos se lleva a cabo mediante el DMA por medio del controlador de DMA 22 en el lado del bus 11, y la CPU 21 lleva a cabo la transferencia de datos mediante el acceso de 1/0 en el lado del bus 12. Condición número 6: En el estado en donde el dispositivo en el lado del bus 12 no existe o el dispositivo del lado del bus 12 no se usa, la CPU 21 lleva a cabo la transferencia de datos mediante el acceso de I/O tanto en los lados de los buses 11 como 12. Debe observarse que se considere que la función del diagnóstico de DMA se lleva a cabo en orden inverso de la condición número 6, como la orden de depuración actual. Llevando a cabo la transferencia de datos mediante el procedimiento como se describirá a continuación bajo las condiciones número 1 a número 6 respectivas anteriormente descritas para examinarse bajo que condición se lleva a cabo el problema, es posible especificar una unidad de función imperfecta o una unidad de función de la cuestión. Condición número 1 Bandera de máscara 35: desconectada, Bandera de máscara 36: desconectada Dirección de Transferencia: * CPU 21: Instrucción de transferencia al DMAC 22 CPU 26: Instrucción de transferencia al DMAC 27 Condición número 2 Bandera de máscara 35: conectada, Bandera de máscara 36: desconectada Dirección de Transferencia: Bus 11 -> Bus 12 CPU 26: Instrucción de transferencia a DMAC 27 CPU 21: Espera para que durante la conexión de DREQ el bit 37 escribe el dato en el repetidor de bus 13. Dirección de transferencia: bus 12 -> Bus 11 CPU 26: Instrucción de transferencia al DMAC 27 CPU 21: Espera para que durante la conexión de DREQ el bit 37 lea el dato del repetidor de bus 13. Condición número 3 Bandera de máscara 35: desconectada, Bandera de máscara 36: conectada Dirección de Transferencia: Bus 11 -> Bus 12 CPU 21: Instrucción de transferencia al DMAC 22 CPU 26: Espera para que durante la conexión de DREQ el bit 38 escribe el dato del repetidor de bus 13. Dirección de transferencia: Bus 12 -> Bus 11 CPU 21: Instrucción de transferencia al DMAC 22 CPU 26: Espera para que durante la conexión de DREQ el bit 38 escriba el dato en el repetidor de bus 13. Condición número 4 Bandera de máscara 35: conectada, Bandera de máscara 36: conectada - - Dirección de Transferencia: Bus 11 -> Bus 12 CPU 21: Espera para que durante la conexión de DREQ el bit 37 escribe el dato en el repetidor de bus 13. CPU 26: Espera para que durante la conexión de DREQ el bit 38 escribe el dato desde el repetidor de bus 13. Dirección de transferencia: Bus 12 -> Bus 11 CPU 26: Espera para que durante la conexión de DREQ el bit 38 escribe el dato en el repetidor de bus 13. CPU 21: Espera para que durante la conexión de DREQ el bit 37 lea el dato desde el repetidor de bus 13. Condición número 5 Bandera de máscara 35: desconectada, Bandera de máscara 36: conectada Dirección de Transferencia: Bus 11 -> Bus 12 CPU 21: Instrucción de transferencia al DMAC 22 : Espera para que durante la conexión de DREQ el bit 38 lea el dato del repetidor de bus 13. Dirección de Transferencia: Bus 12 -> 11 CPU 21: Instrucción de transferencia a DMAC22 : Espera para que durante la conexión de DREQ el bit 38 escribe el dato en el repetidior de bus 13. Condición número 6 Bandera de máscara 35: conectada, Bandera de máscara 36: conectada Dirección de Transferencia: Bus 11 -> Bus 12 CPU 21: Espera para que durante la conexión de DREQ el bit 37 escribe el dato en el repetidor de bus 13. : Espera para que durante la conexión de DREQ el bit 38 lea el dato repetidor de bus 13. Dirección de Transferencia; Bus 12 -> Bus 11 CPU 21: Espera para que durante la conexión de DREQ el bit 38 escriba el dato en el repetidor de bus 13. : Espera para que durante la conexión de DREQ bit 37 lea el dato de repetidor de bus 13. Confirmando en que condición de estas seis clases de condiciones se lleva a cabo el estado extraordinario, el diagnóstico de la porción de falla o el punto de problema se lleva a cabo. En este caso, el dato transferido hacia el bus 12 puede confirmarse mediante el programa de prueba de la CPU 21 permitiendo que la CPU 21 tenga directamente acceso al bus 12. Por consiguiente, de conformidad con esta modalidad de esta invención, es posible depurar fácilmente a función de transferencia de DMA entre los diferentes buses 11, 12 para de esta manera especificar la porción de la cuestión. Además, solamente, mediante la CPU 21 en el bus 11 que sirve como el principal, puede llevarse a cabo la confirmación de la función. Además, proporcionando directamente acceso al otro bus 12, la depuración excepto para la función DMA también se puede llevar a cabo. Resumiendo la descripción anteriormente descrita, de conformidad con la modalidad de esta invención, el medio de repetición de medios que tiene memoria intermedia se proporciona entre el primer bus y el segundo bus, y el primer medio de control de acceso directo a memoria (DMA) se conecta con el primer bus y el segundo medio de control de acceso directo a memoria se conecta con el segundo bus para llevar a cabo, a través de la memoria intermedia, la transferencia del acceso directo a memoria entre la memoria o el dispositivo conectado con el primer bus y la memoria o dispositivo conectado con el segundo bus mediante estos primero y - - segundo medios de control de acceso directo a memoria, mediante el medio de procesamiento de datos (CPU) , en la solicitud de acceso directo a memoria al primero o segundo medios de control de acceso directo a memoria desde el medio de bus de repetición para dar acceso directamente a la memoria intermedia dentro del medio de repetición de bus por medio del medio de procesamiento de datos, mediante lo cual la tranferencia de acceso directo a memoria entre las memorias o dispositivos respectivos en los diferentes buses, se lleva a cabo a través de esta memoria intermedia. Durante este momento, los medios de procesamiento de datos (CPU) en los buses respectivos se enmascaran las solicitudes de acceso directo o memoria en los buses respectivos para dar acceso directamente a la memoria intermedia, siendo posible de esta manera comprobar la función de acceso directo o memoria. Además, el primer medio de procesamiento de datos en el primer bus enmascara la solicitud de acceso directo a memoria en el segundo bus para dar acceso a la memoria intermedia desde el lado del segundo bus, siendo posible de esta manera comprobar la función de acceso directo a memoria del segundo bus. Por consiguiente, es posible depurar fácilmente la función de- transferencia de acceso directo a memoria entre los buses diferentes para especificar la porción de la cuestión. Además, solamente mediante el medio de procesamiento de datos en el bus principal, se puede llevar a cabo la confirmación de la función. Asimismo, proporcionando acceso directamente al otro bus, la depuración excepto para la función de acceso directo a memoria puede también llevarse a cabo. Quedará ahora la explicación con relación al ejemplo en donde el tamaño de bloque del dato de transferencia del sistema para llevar a cabo la transferencia de DMA a través de la memoria intermedia entre los diferentes buses, puede cambiarse con facilidad. En este ejemplo, el repetidor de bus 13 añade el dato simulado al tiempo de la transferencia, u omite una porción del dato para de esta manera cambiar el dato del tamaño del bloque. A saber, en el caso en donde el tren de datos continuos de la fuente de transferencia todos escriben en el destino de transferencia como están en la transferencia de DMA como se explica en las Figuras 2 a 5 anteriormente mencionadas, el ajuste se lleva a cabo de tal manera que una unidad de transferencia (bloque) es del tamaño de FIFO 33 dentro del repetidor de bus 13 junto con los controladores de DMA 22, 27 de manera que puede llevarse a cabo una transferencia muy eficiente.

En el caso en donde la cantidad del dato admitido en la memoria intermedia (FIFO 33) y la cantidad de datos emitida de la misma sean diferentes una de la otra, el repetidor de bus 13 tiene la función de llevar a cabo el procesamiento como se describirá a continuación. A saber, primero en el caso en donde aún cuando se pierda el dato admitido desde la memoria intermedia (FIFO 33) , se emite además la solicitud de salida, el repetidor de bus 13 envia el dato simulado. En segundo lugar, en el caso en donde el dato admitido se deja en la memoria intermedia (FIFO 33) en el punto de tiempo cuando el DMA del lado de salida se ha completado, se anula el dato dejado. Mediante la función de este repetidor de bus 13, es posible variar la configuración del tren de datos que va a transferirse. Como el cambio de la configuración de este tren de datos, se menciona del dato simulado se suplementa al tiempo de la transferencia de DMA para de esta manera agrandar el tamaño del bloque de datos, y una porción del dato se mide durante el tiempo de la transferencia DMA para de esta manera reducir el tamaño del bloque de datos. Se describirá ahora un ejemplo más práctico en el caso en donde la capacidad de la memoria intermedia (FIFO 33) del repetidor de bus 13 es de 64 bytes.

Por ejemplo, se supone que los trenes de datos SIA, SIB, Sic, S2A, ... como se muestra en la Figura 6 se desarrollan en la memoria 29 de la Figura 2, A, B, C de los subíndices de estos trenes de datos SIA, SIB, Sic, S2A, ... representan datos diferentes en clase uno del otro, y en el caso en donde se supone que solamente los datos de las clases B, C de estas tres clases de datos se transfieren al dispositivo 23 de la Figura 2. Durante este momento, es necesario escribir los trenes de datos como se muestra en la Figura 7 en el dispositivo 23. En este caso, las Figuras 1, 2, 3 ... de los subíndices de los trenes de datos SIA, SIB, Sic, S2A, ... muestran los números de bloques de datos que son respectivos a una de las unidades de transferencia. En el controlador de DMA -27 se lleva a cabo el ajuste de esta transferencia de DMA para transferir tres bloques desde el tren de datos SIB con todas las clases (A, B, C) de los datos SIA, SIB, SIC, S2A, ..., es decir, 32 bytes siendo como un bloque. Por el contrario, en el controlador de DMA 22, el ajuste se lleva a cabo de manera de transferir tres bloques con solamente dos clases de B, C, es decir, 24 bytes siendo como 1 bloque. Por lo tanto, 8 bytes (trenes de datos S2A, S3A) subsecuentes a los trenes de datos (Sic, S?c) de la clase C, se anulan. Debido a esta razón, los trenes de datos como se muestra en la Figura 7 pueden escribirse de la manera en que resulten en el dispositivo 23. Luego, supongamos el caso en donde se hace un intento de enviar los tres de datos del formato como se muestra en la Figura 7 desde el dispositivo 23 de la Figura 2, para desarrollar estos trenes de datos, en v.g., la memoria 29, y de insertar el tren de datos de la clase D después de los trenes de datos de la clase C como se muestra en la Figura 8. En este caso, en el controlador de DMA 27, el ajuste se hace a fin de transferir 3 bloques con los 36 bytes siendo como un bloque. Durante este^ momento, como resultado de la transferencia de DMA, los datos simulados de 12 bytes se escriben en la porción después del tren de datos de 24 bytes de las clases B, C. Debido a esta razón, la CPU 26 de la Figura 2 puede escribir directamente el tren de datos de la clase D en esta área de datos simulados. A saber, la CPU 26 puede economizar mano de obra para el desplazamiento de datos en la memoria 29. Debe observarse que en estos casos en que v.g. el dispositivo 28 de la Figura 2 envia trenes de datos como se muestra en la Figura 8 para escribir los trenes de datos de solamente las clases B, C de los mismos en el dispositivo 23, es suficiente efectuar el ajuste en el controlador de DMA 27 para transferir 3 bloques con 36 bytes desde el comienzo del tren de datos, siendo como un bloque, y es suficiente en el controlador de DMA 27 para transferir tres bloques con 24 bytes siendo como un bloque. Ocasionando que el repetidor de bus 13 que interviene en la transferencia tenga además la función anteriormente descrita, es posible llevar a cabo la conversión de la configuración del dato sencillo al momento de la transferencia del tren de datos, haciendo posible de esta manera mejorar el funcionamiento del sistema. Se proporcionará ahora la explicación con referencia a los dibujos anexos en comparación con un ejemplo más práctico en donde el dato extra como se describe en lo que antecede se redondea descendentemente o se inserta otro dato en la porción entre los trenes de datos. La Figura 9 muestra el área de la imagen de textura para el mapa de textura en el procesamiento de imagen tal como la gráfica de computadora etc., y se supone que una porción dentro del área de textura amplia, v.g., las áreas Ti, T2, T3, T4 indicadas mediante porciones de línea inclinadas en la figura, son transferidas. Esta imagen de textura se desarrolla como se muestra en la Figura 10, por ejemplo, en la memoria, y se requiere que cuando el dato de las áeas parciales Ti, T2, T3, 4 en esta memoria se transfieran, el dato extra se redondea. Además, como ejemplo de la adición de datos, el caso en donde los encabezamientos se añaden respectivamente a varios trenes de datos como se muestra en la Figura 11, v.g., el dato de polígono mencionado. A saber, con respecto al dato del polígono, el tamaño del tren de datos cambia dependiendo del número de vórtices, o de la presencia/ausencia del sombreado o textura etc. Asimismo, para el fin de distinción del dato de textura o distinción del destino de transferencia, hay casos en donde se fija el encabezado (GPUIFtag) . El dato transferido mediante GPUIF de la interfaz de GPU (Unidad de procesador gráfico) es de tal manera que un juego de datos llamados primitivos constituidos por el encabezamiento delantero (GPUIFtag) y los datos subsecuentes ocasiona que sean la unidad fundamental, y los primitivos múltiples procesados en un paquete se ocasiona que sean conjuntamente el paquete de GPU. La Figura 12 muestra un ejemplo de la configuración del encabezamiento (GPUIFtag) y está compuesto del descriptor de registro REGS, el número del descriptor del registro NREG, y el dato de FLG, etc. en orden desde MSB. En el - caso en donde el encabezamiento (GPUIFtag) se añade al dato del polígono como se menciona en lo que antecede, es necesario insertar otro dato en la porción entre los trenes de datos. En el caso en donde se requiere la conversión de la configuración del dato simple como se manifiesta en lo que antecede, se usa la modalidad de esta invención descrita anteriormente, haciendo posible de esta manera omitir un trabajo difícilmente eficiente en donde la CPU lleva a cabo la secuencia del tren de datos de DMA-transferida hacia la memoria o el tren de datos para ser transferida mediante DMA hacia la memoria. Por lo tanto, el funcionamiento del sistema se mejora. Asimismo, es posible llevar a cabo la transferencia de DMA entre dispositivos de formatos de datos diferentes. Además, el trabajo para preparar la dirección de la fuente de transferencia de especificación especial o el cuadro de cantidad de transferencia, o de llevar a cabo la referencia del cuadro, puede omitirse desde luego. Como será evidente de la explicación anterior, de conformidad con el ejemplo que se ha explicado junto con las Figuras 6 a 11 de la modalidad de esta invención, el medio de repetición de bus que tiene memoria intermedia se proporciona entre el primer bus y el segundo bus para llevar a cabo a través de la memoria intermedia dentro del medio de repetición de bus, la transferencia de datos entre el primer bus y el segundo bus. El medio de repetición de bus añade datos simulados al tiempo de la transferencia de datos para de esta manera cambiar el tamaño del bloque de transferencia de datos, o para omitir una porción del dato al tiempo de la transferencia de datos y de esta manera reducir el tamaño del bloque de transferencia de datos, haciendo posible de esta manera llevar a cabo el cambio de la configuración de datos sencilla al tiempo de transferencia. Por lo tanto, se puede mejorar el funcionamiento del sistema. Además, el primer medio de control de acceso directo o memoria se conecta con el primer bus para llevar a cabo el control de transferencia de datos entre el primer bus y la memoria intermedia dentro del medio de repetición de bus, y el segundo medio de control de acceso directo o memoria se conecta con el segundo bus para llevar a cabo el control de transferencia de datos entre el segundo bus y la memoria intermedia dentro del medio de repetición de bus. El medio de repetición de bus ocasiona que tenga una función para enviar el dato simulado cuando se emite la solicitud de salida aún cuando el dato dentro de la memoria intermedia se pierda al tiempo de la transferencia de datos y quede una - - función de anular el dato restante- cuando el dato dentro de la memoria intermedia permanece en el punto de tiempo cuando la transferencia de datos del lado de salida se ha completado al tiempo de la transferencia de datos. De esta manera, se lleva a cabo un trabajo poco eficiente de tal manera que la CPU, etc., lleva a cabo el procesamiento de secuencia del dato en la memoria que se ha ocasionado que experimente la transferencia de datos o que se ocasione que se omita que se lleve a cabo la transferencia de datos. Además, la mano de obra para preparar o hacer referencia a la dirección de la fuente de transferencia para transferencia de datos o el cuadro de especificación de transferencia especial de . la cantidad de transferencia etc., de puede omitir desde luego. Además, es posible llevar a cabo la transferencia de datos entre dispositivos de formatos de dato diferentes . La Figura 13 muestra un ejemplo del sistema al cual se aplica la modalidad de la invención como se describe en lo que antecede. En este sistema, un bus principal 111 para llevar a cabo el procesamiento de la imagen a alta velocidad y un sub-bus 112 al cual se conectan los dispositivos periféricos de baja velocidad tales como la impulsión de CD-ROM, etc., están conectados a través de un repetidor de bus 113 que tiene una memoria intermedia tal como FIFO, etc. A saber, en la Figura 13, una CPU 121 principal, un controlador de DMA 122, un motor 123 gráfico para procesar la imagen a alta velocidad y una memoria principal 124 se conectan con el bus principal de alta velocidad 111, y una sub CPU 126, un controlador de DMA 127, un medio de registro de dato 128 tal como CD-ROM, etc. y una sub-raemoria 129 se conectan con el sub-bus 122 de velocidad relativamente baja. Este bus principal 111 y el sub-bus 112 se conectan a través del repetidor de bus 122 que tiene una memoria intermedia tal como FIFO, etc. como se describe en lo que antecede, este repetidor de bus 113 puede emitir clases múltiples de solicitudes de DMA que corresponden a los canales de DMA múltiples, v.g., tres clases de solicitudes de DMA. Puesto que es suficiente de la configuración más práctica y la operación de este repetidor de bus 113 se ocasione que sea semejante al repetidor de bus 13 de la modalidad que se ha descrito con referencia a las Figuras 2 a 5, se omite su explicación. En el caso en donde la transferencia de DMA se lleva a cabo entre el bus de alta velocidad, y el bus de baja velocidad como se manifiesta en lo que antecede, la transferencia de datos puede llevarse a cabo sin permitir que se lleve a cabo un tiempo de espera inútil en el bus de alta velocidad, y puede simplificarse el procesamiento mediante la CPU. Además, es posibile llevar a cabo fácilmente la depuración de la función de transferencia DMA entre los buses diferentes. Debe observarse que esta invención no se limita a las modalidades. Aún cuando se ha proporiconado una explicación en relación con el ejemplo en donde la transsferencia DMA bidireccional se lleva a cabo entre el primer bus y el segundo bus, esta invención también puede aplicarse al caso en donde solamente se lleva a cabo la transferencia de DMA desde el primer bus al segundo bus, o solamente la transferencia de DMA desde el segundo bus al primer bus. Además, es evidente que el número de canales y/o circuitos de DMA conectados con los buses respectivos, etc. no se limitan a aquellos de las modalidades .

Claims (14)

REIVINDICACIONES :

1. Un método de transferencia de datos que comprende los pasos de: conectar el primer bus y el segundo bus que son diferentes uno del otro a través de un medio de repetición de bus que tiene una memoria intermedia; llevar a cabo el control de transferencia de datos entre el primer bus y la memoria intermedia dentro del medio de repetición de bus mediante un primer medio de control de acceso directo a memoria conectado con el primer bus; llevar a cabo el control de transferencia de datos entre el segundo bus y la memoria intermedia dentro del medio de repetición de bus, mediante el segundo medio de control de acceso directo a memoria conectado con el segundo bus; y enmascarar, mediante un medio de procesamiento de datos, la solicitud de acceso directo a memoria hacia el primero o segundo medios de control de acceso directo a memoria desde el medio de repetición de bus para dar acceso directamente a la memoria intermedia dentro del medio de repetición de bus por medio del medio de procesamiento de datos.

2. Un método de transferencia de datos de conformidad con la reivindicación 1, en donde el primer medio de procesamiento de datos se proporcionan en el primer bus como el medio de procesamiento de datos y el segundo medio de procesamiento de datos se proporciona en el segundo bus como el medio de procesamiento de datos, en donde el primer medio de procesamiento de datos enmascara la solicitud de acceso directo de memoria en el primer bus, en donde el segundo medio de procesamiento de datos enmascara la solicitud de acceso directo de memoria en el segundo bus, y en donde el primero y segundo medios de procesamiento de datos dan acceso directamente a la memoria intermedia dentro de repetidor de bus bajo las mismas condiciones de transferencia y el primero y segundo medios de control de acceso directo o memoria en los buses respectivos.

3. Un método de transferencia de datos de conformidad con la reivindicación 1, en donde el primer medio de procesamiento de datos se proporcionan en el primer bus como el medio de procesamiento de datos, en donde el primer medio de procesamiento de datos enmascara la solicitud de acceso directo de memoria en el segundo bus, en donde el primer medio de procesamiento de datos da acceso directamente a la memoria intermedia dentro del repetidor desde el bus del lado del segundo bus.

4. Un aparato de transferencia de datos que comprende : un primer bus y un segundo bus; un medio de repetición de bus que tiene una memoria intermedia conectada tanto con el primero como el segundo buses; un primer medio de control de acceso directo a memoria conectado con el primer bus; y un primer medio de procesamiento de datos conectado con el primer bus, en donde el medio de repetición de bus tiene la función de emitir una solicitud de acceso directo o memoria al primer medio de control de acceso directo o memoria y una función para enmascarar, mediante el primer medio de procesamiento de datos, esta solicitud de acceso directo memoria, enmascarar la solicitud de acceso directo a memoria del medio de repetición de bus mediante el primer medio de procesamiento de datos para dar acceso directamente a la memoria intermedia dentro del medio de repetición de bus.

5. Un dato de transferencia de datos de conformidad con la reivindicación 4, en donde el segundo medio de control de acceso directo o memoria y el segundo medio de procesamiento de datos se conectan con el segundo bus, en donde el primero y segundo medios de control de acceso directo a memoria llevan a cabo la operación de lectura/escritura de datos con respecto a la memoria intermedia dentro del medio de repetición de bus, para de esta manera llevar a cabo la transferencia entre el primero y segundo buses, y en donde el medio de repetición de bus tiene una función para emitir una solicitud de acceso directo a memoria con respecto al segundo medio de control de acceso directo a memoria y una función para enmascarar, mediante el segundo medio de procesamiento de datos, esta solicitud de acceso directo de memoria, enmascarar la solicitud de acceso directo a memoria del medio de repetición de bus mediante el segundo medio de procesamiento de datos para dar acceso directamente a la memoria intermedia dentro del medio de repetición de bus.

6. Un aparato de transferencia de datos de conformidad con la reivindicación 5, en donde la solicitud de acceso directo o memoria en el otro bus en el repetidor de bus se enmascara mediante uno de los medios primero o segundo de procesamiento de datos para dar acceso a la memoria intermedia dentro del repetidor de bus desde el otro bus.

7. Un método de transferencia de datos en donde el primer bus y el segundo bus que son diferentes uno del otro se conectan a través del medio de repetición de bus que tiene una memoria intermedia, en donde la transferencia de datos entre el primer bus y el segundo bus se lleva a cabo a través de la memoria intermedia dentro del medio de repetición de bus, y en donde el medio de repetición de bus añade datos simulados al tiempo de la transferencia de datos para de esta manera agrandar el tamaño del bloque de datos de transferencia.

8. Un método de transferencia de datos de conformidad con la reivindicación 7, en donde el control de transferencia de datos se lleva a cabo entre el primer bus y la memoria intermedia dentro del medio de repetición de bus, mediante un medio de control de acceso directo a memoria conectado con el primer bus, en donde el control de transferencia de datos se lleva a cabo entre el segundo bus y la memoria intermedia dentro del medio de repetición de bus mediante el segundo medio de control de acceso directo a memoria conectado con el segundo bus, y en donde el medio de repetición de bus funciona de manera que cuando se emite la solicitud de salida aún cuando se haya perdido el dato dentro de la memoria intermedia al tiempo de la transferencia de datos, envíe un dato simulado.

9. Un método de transferencia de datos de conformidad con la reivindicación 7, en donde el medio de repetición de bus omite una porción del dato al tiempo de la transferencia de datos para de esta manera reducir el tamaño del bloque de datos de transferencia.

10. Un método de transferencia de datos en el cual un primer bus y un segundo bus que son diferentes uno del otro se conectan a través del medio de repetición de bus que tiene una memoria intermedia, en donde la transferencia de datos entre el primer bus y el segundo bus se lleva a cabo a través de la memoria intermedia dentro del medio de repetición de bus, y en donde el medio de repetición de bus omite una porción del dato al tiempo de la transferencia de datos para de esta manera reducir el tamaño del bloque de transferencia de datos.

11. Un método de transferencia de datos de conformidad con la reivindicación 10, en donde el control de transferencia de datos se lleva a cabo entre el primer bus y la memoria intermedia dentro del medio de repetición de bus, mediante el primer medio de control de acceso directo o memoria conectado con el primer bus, en donde el control de transferencia de datos se lleva a cabo entre el segundo bus de memoria intermedia dentro del medio de repetición de bus, mediante el segundo medio de control de acceso directo a memoria conectado con el segundo bus, y en donde el medio de repetición de bus es capaz de funcionar de manera que cuando el dato dentro de la memoria intermedia permanece en el punto de tiempo cuando se completa la transferencia de datos del lado de salida durante el tiempo de la transferencia de datos, anule este dato restante.

12. Un aparato de transferencia de datos que incluye : un primer bus y un segundo bus; el medio de repetición de bus tiene una memoria intermedia conectada tanto con el primero como el segundo buses; un primer medio de control de acceso directo o memoria conectado con el primer bus, y un segundo medio de control de acceso directo o memoria conectado con el segundo bus, en donde el medio de repetición de bus es capaz de funcionar de manera que cuando se emite la solicitud de salida aún cuando el dato dentro de la memoria intermedia se haya perdida durante este elemento de transferencia de datos, envié un dato simulado.

13. Un método de transferencia de datos de conformidad con la reivindicación 12, en donde el medio de repetición de bus es capaz de funcionar de manera que cuando el dato dentro de la memoria intermedia permanezca en el punto de tiempo cuando se completa la transferencia de datos del lado de salida durante el tiempo de la transferencia de datos, anule el dato restante.

14. Un aparato de transferencia de datos que comprende : un primer bus y un segundo bus; un medio de repetición de bus que tiene una memoria intermedia conectada tanto con el primero como con el segundo buses; un primer medio de control de acceso directo a memoria conectado con el primer bus; y un segundo medio de control de acceso directo a memoria conectado con el segundos bus, en donde el medio de repetición de bus es capaz de funcionar de manera que cuando el dato dentro de la memoria intermedia permanece en el punto de tiempo cuando se completa la transferencia de datos del lado de salida, al tiempo de la transferencia de datos anula el dato restante.